JPS5897189A - 補助記憶ル−プを有する磁気バブルメモリ素子 - Google Patents
補助記憶ル−プを有する磁気バブルメモリ素子Info
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- JPS5897189A JPS5897189A JP56194521A JP19452181A JPS5897189A JP S5897189 A JPS5897189 A JP S5897189A JP 56194521 A JP56194521 A JP 56194521A JP 19452181 A JP19452181 A JP 19452181A JP S5897189 A JPS5897189 A JP S5897189A
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- Japan
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- loop
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/02—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements
- G11C19/08—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements using thin films in plane structure
- G11C19/0875—Organisation of a plurality of magnetic shift registers
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、複数個のマイナループと書き込みラインおよ
び絖み出しラインより構成する磁気バブルメモリ素子に
おいて、データの書き込み、読み出しに必要な時間を実
効的に短縮しうるメモリ素子に関わるものである。
び絖み出しラインより構成する磁気バブルメモリ素子に
おいて、データの書き込み、読み出しに必要な時間を実
効的に短縮しうるメモリ素子に関わるものである。
磁気バブルメモリ素子においては、チップ面と垂直な５
０〜５０００６程度のバイアス磁界において磁性薄膜中
に安定に存在する磁気バブルと呼ぶ円筒形の磁区の存在
を＠１”、′ａＯ”に対応させて情報の記憶を行なう。
０〜５０００６程度のバイアス磁界において磁性薄膜中
に安定に存在する磁気バブルと呼ぶ円筒形の磁区の存在
を＠１”、′ａＯ”に対応させて情報の記憶を行なう。
情報に対応させたバブルの貯蔵は通常、ループ構成とし
た転送路によって行なう。転送路はパーマロイを用いた
パターンを磁性薄膜上に作製して構成する方法、磁性薄
膜狭面にＨｅ、Ｎｅなどのイオンを部分的に打ち込んで
構成する方法、磁性薄膜上に導体パターンを形成して構
成する方法が知られている。このうちパーマロイパター
ンおよびイオン打ち込みによる転送路では、チップ面内
に回転する磁界を印加し。
た転送路によって行なう。転送路はパーマロイを用いた
パターンを磁性薄膜上に作製して構成する方法、磁性薄
膜狭面にＨｅ、Ｎｅなどのイオンを部分的に打ち込んで
構成する方法、磁性薄膜上に導体パターンを形成して構
成する方法が知られている。このうちパーマロイパター
ンおよびイオン打ち込みによる転送路では、チップ面内
に回転する磁界を印加し。
転送路の各部分の磁化状態を周期的に変化させることに
よシ、バブルを転送させる。導体パターンによる転送路
では、導体にパルス電流を印加することにより、バブル
の転送を行なわせる。このような転送路で構成し九ルー
プをマイナループと呼ぶ。マイナルーグを複数個並べ、
この片端にマイナループ内に記憶内容を書き込む機能を
有する書き込みラインを置き、他端にマイナループ内の
記憶内容を読み出す機能を有する読み出しラインを置く
。
よシ、バブルを転送させる。導体パターンによる転送路
では、導体にパルス電流を印加することにより、バブル
の転送を行なわせる。このような転送路で構成し九ルー
プをマイナループと呼ぶ。マイナルーグを複数個並べ、
この片端にマイナループ内に記憶内容を書き込む機能を
有する書き込みラインを置き、他端にマイナループ内の
記憶内容を読み出す機能を有する読み出しラインを置く
。
第１図にこの構成による記憶容量４メガビツトのメモリ
素子（以下４Ｍｂメモリ）の概略を示す。
素子（以下４Ｍｂメモリ）の概略を示す。
１０２４個のマイナループ１−１．１−２〜１−１０２
４を持ってお）、各々のマイナループは４０９６個のバ
ブルを保持することができる転送パターンを有する。回
転磁界が１周すると、バブルは転送路上で１ビット次の
パターンへと移動する。すなわち、マイナループを一周
するには。
４を持ってお）、各々のマイナループは４０９６個のバ
ブルを保持することができる転送パターンを有する。回
転磁界が１周すると、バブルは転送路上で１ビット次の
パターンへと移動する。すなわち、マイナループを一周
するには。
４０９６回転磁界周期を必要とする。各々のマイナルー
プの片端に近接して、読み出しライン２が置かれる。読
み出し２イン２と各々のマイナループ１−１〜１−１０
２４はレプリケータ３にょシ結合される。レプリケータ
３は適当なパルス電流の印加により、マイナループ１−
１〜１−１０２４内のバブルの存在の有無で表現される
情報の写しを、読み出しライン２上に作る。この情報の
写しを検出器４およびメモリチップ外部に接続するセン
スアンプによシ、論通信号に変換する。この方法によシ
、マイナルーブ内のバブルの有無で表現される情報を破
壊することなく読み出すことができる。マイナループ内
へのデータの書き込みは。
プの片端に近接して、読み出しライン２が置かれる。読
み出し２イン２と各々のマイナループ１−１〜１−１０
２４はレプリケータ３にょシ結合される。レプリケータ
３は適当なパルス電流の印加により、マイナループ１−
１〜１−１０２４内のバブルの存在の有無で表現される
情報の写しを、読み出しライン２上に作る。この情報の
写しを検出器４およびメモリチップ外部に接続するセン
スアンプによシ、論通信号に変換する。この方法によシ
、マイナルーブ内のバブルの有無で表現される情報を破
壊することなく読み出すことができる。マイナループ内
へのデータの書き込みは。
バブル発生器４で作られた１０”、＠１”に対応してバ
ブルの有無で表現されたバブル列を、書き込みライン５
上を転送させ、スワップゲート６を動作させることによ
シ、マイナループ１−１〜１−１０２４に移す。このよ
うなメモリチップの構成および動作は、よく知られてお
り、たとえば、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ
ｏｎ ＭＢｇｎｅｔｉｃｓ 、 ＶＯＩ。
ブルの有無で表現されたバブル列を、書き込みライン５
上を転送させ、スワップゲート６を動作させることによ
シ、マイナループ１−１〜１−１０２４に移す。このよ
うなメモリチップの構成および動作は、よく知られてお
り、たとえば、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ
ｏｎ ＭＢｇｎｅｔｉｃｓ 、 ＶＯＩ。
ＭＡＧ−１２，／ｆｔ６ Ｐ６１４〜６１７″’ ６８
ＫＢＩＴＣＡＰＡＣＩＴＹ １６ μｍ−ＰＥ几ＩＯＤ
ＭＡＧＮＥＴＩＣＢＵＢＢＬＥ ＭＥＭＯ几Ｙ ＣＨ
ＩＰ ＤＥＳＩＧＮ ＷＩＴＨ２μｍ ＭＩＮＩＭＵＭ
ＦＥＡＴＵ几Ｅ ”に詳細に記述されている。
ＫＢＩＴＣＡＰＡＣＩＴＹ １６ μｍ−ＰＥ几ＩＯＤ
ＭＡＧＮＥＴＩＣＢＵＢＢＬＥ ＭＥＭＯ几Ｙ ＣＨ
ＩＰ ＤＥＳＩＧＮ ＷＩＴＨ２μｍ ＭＩＮＩＭＵＭ
ＦＥＡＴＵ几Ｅ ”に詳細に記述されている。
第１図に示した４Ｍｂメモリチップを回転磁界周波数１
００ＫＨｚで動作させる場合の読み出しのアクセス時間
、サイクル時間の平均値および書き込みに必要なサイク
ル時間の平均値は表１のとお夛になる。
００ＫＨｚで動作させる場合の読み出しのアクセス時間
、サイクル時間の平均値および書き込みに必要なサイク
ル時間の平均値は表１のとお夛になる。
表 １
九だし、マイナループ１−１の上端から検出器までのビ
ット数を２００ビツト、発生器からマイナループ１−１
０２４の下端までのビット数を２００とする。この数値
は、２５６にビットで同じ構成のメモリチップの４倍で
ある。アクセス時間、サイクル時間は、メモリチップの
記憶容量の平方根に比例して増大する。このようにバブ
ルメモリにおいては、メモリチップの記憶容量の増大と
ともにアクセス時間、サイクル時間が増大するという問
題がちシ、何らかの対策が必要である。
ット数を２００ビツト、発生器からマイナループ１−１
０２４の下端までのビット数を２００とする。この数値
は、２５６にビットで同じ構成のメモリチップの４倍で
ある。アクセス時間、サイクル時間は、メモリチップの
記憶容量の平方根に比例して増大する。このようにバブ
ルメモリにおいては、メモリチップの記憶容量の増大と
ともにアクセス時間、サイクル時間が増大するという問
題がちシ、何らかの対策が必要である。
本発明は磁気バブルメモリチップの大容量化に伴う、ア
クセス時間、サイクル時間の増大を防ぐチップ構成を提
供するものである。第１図におけるマイナループ１−１
〜１−１０２４それぞれに補助記憶ループを付随させる
ことにより、実効的なアクセス時間を減じるものである
。以下実施例に従って説明する。
クセス時間、サイクル時間の増大を防ぐチップ構成を提
供するものである。第１図におけるマイナループ１−１
〜１−１０２４それぞれに補助記憶ループを付随させる
ことにより、実効的なアクセス時間を減じるものである
。以下実施例に従って説明する。
実施例１
第２図に本発明による磁気パズルメモリ素子の一構成例
を示す。第１図に示した４Ｍｂメモリ素子の、１０２４
個のマイナループ１−１〜１−１０２４のそれぞれに付
随する１０２４個の補助ループ７−１〜７−１０２４を
置く。補助ループのビット数は１２８とする。
を示す。第１図に示した４Ｍｂメモリ素子の、１０２４
個のマイナループ１−１〜１−１０２４のそれぞれに付
随する１０２４個の補助ループ７−１〜７−１０２４を
置く。補助ループのビット数は１２８とする。
第３図は第２図のマイナループと補助ループとの接続部
分のパターンを示すものである。補助ループ７−Ｎとマ
イナループ１−Ｎの接続は、マイナループ１−Ｎの上端
にあるレプリケータ８−Ｎ。
分のパターンを示すものである。補助ループ７−Ｎとマ
イナループ１−Ｎの接続は、マイナループ１−Ｎの上端
にあるレプリケータ８−Ｎ。
転送路９−Ｎおよびマージ回路１０−Ｎによシ行なう。
レプリケータ８−Ｎおよびマージ回路１０−Ｎについて
は、前述の文献に示された構成に類似した方法を用いて
いる。喪だし、上記文献においてトランスファインダー
トからのバブルをマージさせる機能を利用して２本発明
ではマイナループ上のレプリケータから得られたバブル
を補助ループに入れる構成としている。この構成によシ
、マイナルーブ中の１２８個のアドレスのデータのコピ
ーを補助ループに蓄積することができる。たとえばアド
レス番号１から１２８１でのデータを補助ループに入れ
るには、マイナループ上でアドレス番号１に対応するバ
ブルがレプリケータ８の下に来九時から連続して１２８
回転磁界周期にわたって連続してレプリケータを動作さ
せればよい。
は、前述の文献に示された構成に類似した方法を用いて
いる。喪だし、上記文献においてトランスファインダー
トからのバブルをマージさせる機能を利用して２本発明
ではマイナループ上のレプリケータから得られたバブル
を補助ループに入れる構成としている。この構成によシ
、マイナルーブ中の１２８個のアドレスのデータのコピ
ーを補助ループに蓄積することができる。たとえばアド
レス番号１から１２８１でのデータを補助ループに入れ
るには、マイナループ上でアドレス番号１に対応するバ
ブルがレプリケータ８の下に来九時から連続して１２８
回転磁界周期にわたって連続してレプリケータを動作さ
せればよい。
ただし、この動作の前に、補助ループ内のバブルを除去
するために、レプリケータ３をトランス７アアクトゲー
トとし“〔動作させる必要がある。以上のごとく、補助
ループにコピーを入れておくと、アドレス１〜１２８ま
でのデータの読み出しは。
するために、レプリケータ３をトランス７アアクトゲー
トとし“〔動作させる必要がある。以上のごとく、補助
ループにコピーを入れておくと、アドレス１〜１２８ま
でのデータの読み出しは。
レプリケータ３の動作によシ、補助ループ内のデータの
読み出しとなｆｉ、ｆｉみ出しアクセス時間の平均値は
１６４ｍ（５）、読み出しサイクル時間は。
読み出しとなｆｉ、ｆｉみ出しアクセス時間の平均値は
１６４ｍ（５）、読み出しサイクル時間は。
ＩＬ８８ｍ８ＥＩＯとなる。表１に示した。補助ループ
無しの場合と比較して、アクセス時間を約２０ｍ姻短縮
できる。
無しの場合と比較して、アクセス時間を約２０ｍ姻短縮
できる。
補助ループに入っていないアドレスのデータの読み出し
には、レプリケータ８を動作させてノくプルを補助ルー
プ７に移して、６４ビツト転送させ。
には、レプリケータ８を動作させてノくプルを補助ルー
プ７に移して、６４ビツト転送させ。
レプリケータ３を動作させて読み出すことになるので、
読み出しアクセス時間の平均値は、６７ビツト転送する
時間だけ長くなる。すなわち２ｚ１５ｍｔｉｅｃとなる
。また、読み出しサイクル時間は４Ｌ６３ｍ８ｅＯとな
る。
読み出しアクセス時間の平均値は、６７ビツト転送する
時間だけ長くなる。すなわち２ｚ１５ｍｔｉｅｃとなる
。また、読み出しサイクル時間は４Ｌ６３ｍ８ｅＯとな
る。
実際のメモリの読み出しには局所性があり、１回アクセ
スした近傍のアドレスのデータを読み出す確率が大きい
。従ってこのメモリチップの補助ループの１２８個のア
ドレスにあるデータを読み出す確率は、たとえば９０％
程度と高くなる。この場合の実効的な読み出し時間は、
補助ループにあるデータを読み出すのに必要な時間と、
補助ループにないデータを読み出すのに必要な時間にそ
れぞれ９と１の重みをつけ九平均値となる。すなわち、
Ｚ６４Ｘ０．９＋２Ｚ１５Ｘ０．１＝４５９１（ｍｓ）
従って、補助ループによシ、読み出しアクセス時間の平
均値は２１．４８ｍ８ｅＯと比較して０．２１倍と小さ
くすることになる。この値は、＃！み出しデータの局所
性に係わる値であＬ １２８個のアドレスにあるデー
タを読み出す確率が１０％〜１００％まで変わると第４
図のごとく変わる。
スした近傍のアドレスのデータを読み出す確率が大きい
。従ってこのメモリチップの補助ループの１２８個のア
ドレスにあるデータを読み出す確率は、たとえば９０％
程度と高くなる。この場合の実効的な読み出し時間は、
補助ループにあるデータを読み出すのに必要な時間と、
補助ループにないデータを読み出すのに必要な時間にそ
れぞれ９と１の重みをつけ九平均値となる。すなわち、
Ｚ６４Ｘ０．９＋２Ｚ１５Ｘ０．１＝４５９１（ｍｓ）
従って、補助ループによシ、読み出しアクセス時間の平
均値は２１．４８ｍ８ｅＯと比較して０．２１倍と小さ
くすることになる。この値は、＃！み出しデータの局所
性に係わる値であＬ １２８個のアドレスにあるデー
タを読み出す確率が１０％〜１００％まで変わると第４
図のごとく変わる。
以上のごとく、データの局所性がある場合に。
補助ループを用いることにより大幅にアクセス時間の短
縮がはかれる。以上の動作において、制御系の動作を容
易にするためには、読み出し用補助ループのビット数の
整数倍がマイナループのビット数になるようにする必要
がある。
縮がはかれる。以上の動作において、制御系の動作を容
易にするためには、読み出し用補助ループのビット数の
整数倍がマイナループのビット数になるようにする必要
がある。
実施例２
第５図に示すごとく、第２図に示し九２個のブロックレ
プリケータ３．８と％ １０２４個の補助ループ７−１
〜１０２４を有するメモリチップに。
プリケータ３．８と％ １０２４個の補助ループ７−１
〜１０２４を有するメモリチップに。
さらに書き込み用の補助ループ１１−１〜１１−１０２
４と、スワップゲート１２を付加した構成をとる。この
構成においては、書き込みのサイクル時間を実質的に短
縮することができる。すなわち、ジェネレータ４により
発生したバブルのデータ列をスワップゲート５によシ、
補助ループ１１−１〜１１−１０２４の１つのアドレス
に書き込むことによシ、書き込み動作を終了する。補助
ループ１１−Ｎからマイナルーブ１−Ｎの間もスワップ
ゲートによシ接続し、書き込み終了後の適当なタイミン
グでパルス電流を印加することによシ。
４と、スワップゲート１２を付加した構成をとる。この
構成においては、書き込みのサイクル時間を実質的に短
縮することができる。すなわち、ジェネレータ４により
発生したバブルのデータ列をスワップゲート５によシ、
補助ループ１１−１〜１１−１０２４の１つのアドレス
に書き込むことによシ、書き込み動作を終了する。補助
ループ１１−Ｎからマイナルーブ１−Ｎの間もスワップ
ゲートによシ接続し、書き込み終了後の適当なタイミン
グでパルス電流を印加することによシ。
バブルによるデータ列を移す。マイナルーブのビット数
を４０９６．書き込み補助ループのビット数を１２８と
すると、マイナループのめるアドレスにデータを書き込
む場合には、そのアドレス番号を１２８で割った余シの
値に対応する。書き込み補助ループのアドレスにデータ
を書き込んでおき、書き込み終了後に、書き込みたいア
ドレスがスワップゲート１２の位置に来たタイミングで
スワップゲートを動作させればよい。以上の方法によシ
、書き込みサイクル時間（最後のスワップゲート１２の
動作を含めない）は、２Ｌ４８ｍ減となシ、補助ループ
が無い場合と比較して、約２０ｍ減短縮できる。
を４０９６．書き込み補助ループのビット数を１２８と
すると、マイナループのめるアドレスにデータを書き込
む場合には、そのアドレス番号を１２８で割った余シの
値に対応する。書き込み補助ループのアドレスにデータ
を書き込んでおき、書き込み終了後に、書き込みたいア
ドレスがスワップゲート１２の位置に来たタイミングで
スワップゲートを動作させればよい。以上の方法によシ
、書き込みサイクル時間（最後のスワップゲート１２の
動作を含めない）は、２Ｌ４８ｍ減となシ、補助ループ
が無い場合と比較して、約２０ｍ減短縮できる。
以上の動作において、マイナルーズの任意のアドレスに
できるだけ短い時間の後にスワップゲートを動作させて
バブル列を移し終えるためには。
できるだけ短い時間の後にスワップゲートを動作させて
バブル列を移し終えるためには。
書き込み用補助ループのビット数の整数倍が、マイナル
ーブのビット数となっている必要がある。
ーブのビット数となっている必要がある。
以上のように本発明によれば、大容量の磁気バブルメモ
リ素子のアクセス時間、サイクル時間を短かくすること
ができ、その効果はメモリの読出し、書込みに局所性が
おるときほど大きい。
リ素子のアクセス時間、サイクル時間を短かくすること
ができ、その効果はメモリの読出し、書込みに局所性が
おるときほど大きい。
第１図は従来の磁気バブルメモリ素子のループ構成を示
す図、第２図は本発明の一実施例のループ構成を示す図
、第３図は第２図の一部のパターン図、第４図は第２図
の実施例のアクセス時間を示す特性図、第５図は本発明
の他の実施例を示すループ構成図である。 １−１．１−２．１−３・・・・・・、１−Ｎ、・・・
・・・、１−１０２４・・・マイナループ、２・・・読
み出しライン、３・・・レプリケータ、４・・・検出器
、５・・・書き込みライン、６・・・スワップゲート、
７−１．７−２．７−３．・・・・・・、７−Ｎ、・・
・・・・７−１０２４・・・補助ル第 １ 何 第２図 ′￥３３図 利＋ｐｉｔｔ−７勺：＃み汰（了Ｈスクテ゛’−５７Ｊ
ｎ゛乃５趨卆２ Ｓり図
す図、第２図は本発明の一実施例のループ構成を示す図
、第３図は第２図の一部のパターン図、第４図は第２図
の実施例のアクセス時間を示す特性図、第５図は本発明
の他の実施例を示すループ構成図である。 １−１．１−２．１−３・・・・・・、１−Ｎ、・・・
・・・、１−１０２４・・・マイナループ、２・・・読
み出しライン、３・・・レプリケータ、４・・・検出器
、５・・・書き込みライン、６・・・スワップゲート、
７−１．７−２．７−３．・・・・・・、７−Ｎ、・・
・・・・７−１０２４・・・補助ル第 １ 何 第２図 ′￥３３図 利＋ｐｉｔｔ−７勺：＃み汰（了Ｈスクテ゛’−５７Ｊ
ｎ゛乃５趨卆２ Ｓり図
Claims (1)
- 【特許請求の範囲】 １・複数個のマイナループと、マイナループにデータ列
を書き込む機能を有する書き込みラインと、マイナルー
プのデータ列を読み出す機能を有する絖み出しラインを
有する磁気バブルメモリ素子において、各々のマイナル
ープと読み出しラインとの間にそれぞれ補助ループｔａ
ｎき。 前記マイナループと前記補助ループの間をレプリケータ
によシ接続し、前記補助ループと前記読み出しラインと
をレプリケータにょシ接続した事を特徴とする磁気バブ
ルメモリ素子。 ２、特許請求の範囲第１項に記載のバブルメモすること
ｔ−％徴とする磁気パズル素子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56194521A JPS5897189A (ja) | 1981-12-04 | 1981-12-04 | 補助記憶ル−プを有する磁気バブルメモリ素子 |
| US06/446,510 US4519049A (en) | 1981-12-04 | 1982-12-03 | Magnetic bubble memory having auxiliary storage loops |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56194521A JPS5897189A (ja) | 1981-12-04 | 1981-12-04 | 補助記憶ル−プを有する磁気バブルメモリ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5897189A true JPS5897189A (ja) | 1983-06-09 |
Family
ID=16325910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56194521A Pending JPS5897189A (ja) | 1981-12-04 | 1981-12-04 | 補助記憶ル−プを有する磁気バブルメモリ素子 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4519049A (ja) |
| JP (1) | JPS5897189A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4759020A (en) * | 1985-09-25 | 1988-07-19 | Unisys Corporation | Self-healing bubble memories |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4152777A (en) * | 1977-11-21 | 1979-05-01 | Burroughs Corporation | On chip buffering for optimizing performance of a bubble memory |
| JPS5629881A (en) * | 1979-08-15 | 1981-03-25 | Hitachi Ltd | Magnetic bubble memory unit |
| US4321693A (en) * | 1980-07-31 | 1982-03-23 | Texas Instruments Incorporated | Magnetic bubble memory chip with dedicated redundancy data section provided thereon |
-
1981
- 1981-12-04 JP JP56194521A patent/JPS5897189A/ja active Pending
-
1982
- 1982-12-03 US US06/446,510 patent/US4519049A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4519049A (en) | 1985-05-21 |
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