JPS5898892A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS5898892A JPS5898892A JP56197264A JP19726481A JPS5898892A JP S5898892 A JPS5898892 A JP S5898892A JP 56197264 A JP56197264 A JP 56197264A JP 19726481 A JP19726481 A JP 19726481A JP S5898892 A JPS5898892 A JP S5898892A
- Authority
- JP
- Japan
- Prior art keywords
- information
- address
- output
- segment
- unix
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はに−・ソング機構をもつ情報処理装置に係シ、
特に既存のＯ８（Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）
以外に、特定のＯ８（Ｕｎ ｔ ｘ ）を搭載可能とし
た情報処理装置に関する。
特に既存のＯ８（Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）
以外に、特定のＯ８（Ｕｎ ｔ ｘ ）を搭載可能とし
た情報処理装置に関する。
近年、情報処理装置においては、ＬＳＩの進歩によシバ
−ドウエアが低床でしかもコンノやクトに実現できるよ
うになった。これに呼応してソフトウェア面においても
Ｏ８、及びその他ソフトウェアに対する標準化の動きが
高まり、その代表的なものの一つとして、Ｕｎｉｘとい
う名称の標準Ｏ８がＢａ１ｌ研究所で開発された。この
Ｕｎｉｘは当初ＤＥＣ社のＰＤＰ ７１の上で動くよう
開発されたものであるため、ＤＥＣ社のマシン構造に従
うところが多く、このＵｎｉｘを他の思想のもとに作ら
れたマシンで動かそうとすると困雛な点が幾つか生じて
くる。その−例を以下に図面を参照して説明する。
−ドウエアが低床でしかもコンノやクトに実現できるよ
うになった。これに呼応してソフトウェア面においても
Ｏ８、及びその他ソフトウェアに対する標準化の動きが
高まり、その代表的なものの一つとして、Ｕｎｉｘとい
う名称の標準Ｏ８がＢａ１ｌ研究所で開発された。この
Ｕｎｉｘは当初ＤＥＣ社のＰＤＰ ７１の上で動くよう
開発されたものであるため、ＤＥＣ社のマシン構造に従
うところが多く、このＵｎｉｘを他の思想のもとに作ら
れたマシンで動かそうとすると困雛な点が幾つか生じて
くる。その−例を以下に図面を参照して説明する。
Ｕｎｉｘは既に周知の如く第１図に示すような論環ブロ
ック構造をなしている。即ち、６４ＫＢ（キロバイト）
を限界とする、命令コードの集合部（以下これをＩＦと
称す）、及びオペランドデータの集合部（以下これをＯ
Ｆと称す）で々るｔｔ１２８ＫＢの論理ブロックで一つ
のタスクを処理する。更にＵｎｉｘにおいては幾つかの
タスクが併存して並列処理されることが許されている。
ック構造をなしている。即ち、６４ＫＢ（キロバイト）
を限界とする、命令コードの集合部（以下これをＩＦと
称す）、及びオペランドデータの集合部（以下これをＯ
Ｆと称す）で々るｔｔ１２８ＫＢの論理ブロックで一つ
のタスクを処理する。更にＵｎｉｘにおいては幾つかの
タスクが併存して並列処理されることが許されている。
ここで、論理ブロックの大きさの限界は１２８ＫＢであ
るが、実際のタスクは第１図に示す如く、ＩＦ、ＯＦの
何れにおいても部分的に使用するので、多くの場合かな
シの余白を残して構成している。そこで、このような形
の論理ブロックを第１図に示される如く効率良く物理メ
モリ上に写像する必要が生じてくる。即ち、ＩＦ、ＯＦ
の計１２８ＫＢを第２図に示す如く、単純に物理アドレ
ス上に写像してしまうと、実際には不必要なメモリ領域
が極めて多くあるにも拘らず、物理メモリは１２８ＫＢ
を要してしまう。従ってこのような状態でタスクを多重
並行動作させようとすると、１２８ＫＢＸｎ（但しｎは
多重の度合い）の物理メモリが必要と々る。このように
Ｉ Ｆ 、 ＯＦの単純な物理メモリ上への写像では物
理メモリとして非常に太き々記憶容量のものが必要とな
シ、かつ物理メモリの記憶容量が非常に大きいにも拘ら
ず、実際に使用している領域は極く僅かに左って、物理
メモリ上における多くのメモリ空間を無駄にしてしまう
ことになる。
るが、実際のタスクは第１図に示す如く、ＩＦ、ＯＦの
何れにおいても部分的に使用するので、多くの場合かな
シの余白を残して構成している。そこで、このような形
の論理ブロックを第１図に示される如く効率良く物理メ
モリ上に写像する必要が生じてくる。即ち、ＩＦ、ＯＦ
の計１２８ＫＢを第２図に示す如く、単純に物理アドレ
ス上に写像してしまうと、実際には不必要なメモリ領域
が極めて多くあるにも拘らず、物理メモリは１２８ＫＢ
を要してしまう。従ってこのような状態でタスクを多重
並行動作させようとすると、１２８ＫＢＸｎ（但しｎは
多重の度合い）の物理メモリが必要と々る。このように
Ｉ Ｆ 、 ＯＦの単純な物理メモリ上への写像では物
理メモリとして非常に太き々記憶容量のものが必要とな
シ、かつ物理メモリの記憶容量が非常に大きいにも拘ら
ず、実際に使用している領域は極く僅かに左って、物理
メモリ上における多くのメモリ空間を無駄にしてしまう
ことになる。
そこで、成る限られた物理メモリを用いて、これを補助
記憶の助けをかシロールイン／ロールアウトを繰り返す
ことで上記した問題点を切り抜けようとすることが考え
られるが、この際はロールイン／ロールアウトを繰り返
し行なうことからシステムスループットが著しく低下し
てしまい実用に供さない。従ってＵｎｉｘの搭載を全く
考属していない既存のマシンにおい″ＣＵｎ ｉ ｘを
走らせることができるようにするには、工Ｆ及びＯＦの
論理ブロックを物理メモリ上の限られた領域に無駄なく
割付け、多重にタスクが走っても物理メモリのみにて動
作が可能が機能構成としなければならない。
記憶の助けをかシロールイン／ロールアウトを繰り返す
ことで上記した問題点を切り抜けようとすることが考え
られるが、この際はロールイン／ロールアウトを繰り返
し行なうことからシステムスループットが著しく低下し
てしまい実用に供さない。従ってＵｎｉｘの搭載を全く
考属していない既存のマシンにおい″ＣＵｎ ｉ ｘを
走らせることができるようにするには、工Ｆ及びＯＦの
論理ブロックを物理メモリ上の限られた領域に無駄なく
割付け、多重にタスクが走っても物理メモリのみにて動
作が可能が機能構成としなければならない。
ここで、Ｕｎｉｘを走らせるには不適当な既存構成のマ
シン例を第３図に示す。第３図はページング機構をもつ
ＬＳＩ構成のプロセッサを示したもので、プロセッサと
なるＬＳＩ（以下１チツプＣＰＵと称す）１０からは
Ｉ Ｆ−Ａｄｄ 、 ０Ｆ−Ａｄｄで示すような構成の
メモリアドレスが一つのレジスタより選択的に出力され
る。ここでＩＦ−Ａｄｄは命令フェッチのためのアドレ
スであり、ＯＦ −Ａｄｄはオペランドフェッチのため
のアドレスである。この１チツゾＣＰＵ １ｏよシＩ
Ｆ −Ａｄｄ又は０Ｆ−Ａｄｄで示されるようなアドレ
ス情報が出力されると、そのアドレス内容によって１チ
ツプＣＰＵ １０に外付けされたアドレス変換テーブル
（以下ＣＴと称す）２０が索引され該テーブル２０より
ページデータが引き出される。この際のページデータは
上記メモリアドレスに含まれるＳＧＲ（セグメントレソ
スタ）の値でＣＴ２ＯのセグメントＳ（θ〜１５）を選
択し、更にそのセグメント内のベージＰ（θ〜８）をＡ
ＬＯＣ又はＭＡＲで示す論理アドレスデータの上位３ビ
ツトの情５− 報で選択することによって得られる。このＣＴ２Ｏで得
られた７ビツトのページデータとＡＬＯＣ：又はＭＡＲ
で示すアドレスデータの下位１３ビツトとを連結するこ
とによって１つの実効アドレスＥＡが得られる。尚、図
中のＩＦＬは今出力されているアドレスが命令フェッチ
のだめのアドレス（ＩＦ−Ａｄｄ）であるかオペランド
フェッチのためのアドレス（ＯＦ−Ａｄｄ）であるかを
示す１ビツトの情報であυ、ここではＩ Ｆ −Ａｄｄ
の出力時に１”、ＯＦ −Ａｄｄの出力時に′０＃を示
している。
シン例を第３図に示す。第３図はページング機構をもつ
ＬＳＩ構成のプロセッサを示したもので、プロセッサと
なるＬＳＩ（以下１チツプＣＰＵと称す）１０からは
Ｉ Ｆ−Ａｄｄ 、 ０Ｆ−Ａｄｄで示すような構成の
メモリアドレスが一つのレジスタより選択的に出力され
る。ここでＩＦ−Ａｄｄは命令フェッチのためのアドレ
スであり、ＯＦ −Ａｄｄはオペランドフェッチのため
のアドレスである。この１チツゾＣＰＵ １ｏよシＩ
Ｆ −Ａｄｄ又は０Ｆ−Ａｄｄで示されるようなアドレ
ス情報が出力されると、そのアドレス内容によって１チ
ツプＣＰＵ １０に外付けされたアドレス変換テーブル
（以下ＣＴと称す）２０が索引され該テーブル２０より
ページデータが引き出される。この際のページデータは
上記メモリアドレスに含まれるＳＧＲ（セグメントレソ
スタ）の値でＣＴ２ＯのセグメントＳ（θ〜１５）を選
択し、更にそのセグメント内のベージＰ（θ〜８）をＡ
ＬＯＣ又はＭＡＲで示す論理アドレスデータの上位３ビ
ツトの情５− 報で選択することによって得られる。このＣＴ２Ｏで得
られた７ビツトのページデータとＡＬＯＣ：又はＭＡＲ
で示すアドレスデータの下位１３ビツトとを連結するこ
とによって１つの実効アドレスＥＡが得られる。尚、図
中のＩＦＬは今出力されているアドレスが命令フェッチ
のだめのアドレス（ＩＦ−Ａｄｄ）であるかオペランド
フェッチのためのアドレス（ＯＦ−Ａｄｄ）であるかを
示す１ビツトの情報であυ、ここではＩ Ｆ −Ａｄｄ
の出力時に１”、ＯＦ −Ａｄｄの出力時に′０＃を示
している。
このような第３図に示す構成では、ＳＧＲを変更しない
限９一つのセグメントしか選択できず、かつ１つのセグ
メント内には８つのページ情報しか記憶できないことか
ら、８Ｘ８ＫＢ＝６４ＫＢのメモリしかアクセスするこ
とができない。従ってＵｎｉｘの求めるＩＦに６４ＫＢ
、ＯＦに６４ＫＢという指定がＳＧＨの変更なくしては
不可能であＦ） 、Ｕｎｉｘを走らせることはできない
。
限９一つのセグメントしか選択できず、かつ１つのセグ
メント内には８つのページ情報しか記憶できないことか
ら、８Ｘ８ＫＢ＝６４ＫＢのメモリしかアクセスするこ
とができない。従ってＵｎｉｘの求めるＩＦに６４ＫＢ
、ＯＦに６４ＫＢという指定がＳＧＨの変更なくしては
不可能であＦ） 、Ｕｎｉｘを走らせることはできない
。
本発明は上記実情に鑑みなされたもので、既６−
存のプロセッサに簡単な回路を付加するのみでＵｎｉｘ
を効率良く走らせることができ、しかも必要に応じてＵ
ｎｉｘによる動作モードと既存Ｏ８による動作モードと
を任意に選択することのできる実用性の高い情報処理装
置を提供することを目的とする。
を効率良く走らせることができ、しかも必要に応じてＵ
ｎｉｘによる動作モードと既存Ｏ８による動作モードと
を任意に選択することのできる実用性の高い情報処理装
置を提供することを目的とする。
本発明は上述した第３図に示されるような既存構成のマ
シンに若干の回路を付加することによって、既存のソフ
トウェアとの互換性を保ちつつ前述したＵｎ ｉｘを効
率良く走らせることができるようにしたものである。
シンに若干の回路を付加することによって、既存のソフ
トウェアとの互換性を保ちつつ前述したＵｎ ｉｘを効
率良く走らせることができるようにしたものである。
第４図は本発明の一実施例を示すもので、第３図と同一
部分には同一符号を伺しその説明を省略する。
部分には同一符号を伺しその説明を省略する。
１チツプＣＰＵ １０からのメモリアドレス出力時にお
いては前述した如く、今出力されているアドレスが命令
フェッチのためのアドレス（ＩＦ−Ａｄｄ）であるか、
オペランドフェッチのためのアドレス（ＯＦ−Ａｄｄ）
であるかを示す１ビツトのＩＦＬ（ｉ￥報が出力される
。このＩＦＬ情報は、ここでは命令フェッチのためのア
ドレス（ＩＦ−Ａｄｄ）出力時において′１”、又第２
ランドフエツチのだめのアドレス（ＯＦ−Ａｄｄ）出方
時において０″となっている。このＩＦＬ情報はモード
設定スイッチ５ｏの出力Ｄと共に、アンドゲート３０に
入力される。ここで上記モード設定スイッチ５０はＵｎ
ｉｘを走らせる動作モード（以下Ｕモードと称す）と既
存のＯＳを用いた動作モード（以下Ｓモードと称す）の
何れか一カを選択するもので接点式の操作スイッチ、又
はジャンパ線による接点手段の何れであってもよく、Ｕ
モードの選択時においてはｖＤＤ側（”１”）、又Ｓモ
ードの選択時においてはＧＮＤ側（′０”）に接続され
る。即ち、モード設定スイッチ５ｏによｐＵモードが選
択された際は、アンドゲート３０が閉じてＩＦＬ情報が
無効化され、又モードが選択された際はアンドゲート３
ｏが開制御されてＩＦＬ情報が有効となる。このアンド
ゲート３ｏを経だ工ＦＬ情報はＳＧＲの最下位ビット値
と共にオアダート４ｏに入力される。ここで上記ＳＧＲ
の値はソフトウェアによシ指定されるが約束として、一
般には偶数指定を行なう。従ってＳＧＲのビットをＳＧ
Ｒ［ｏ：、？）と表わせばＳＧＲの最下位ビット即ちＳ
ＧＲ［Ｊ）］には常にｏ”が書かれている。このためオ
アケゝ−ト４ｏからはアンドゲート３０の出力に従う内
容が出力されることになる。このオアゲート４０の出力
はＳＧＨの最下位ビット値としてＣＴ２Ｏに与えられる
。
いては前述した如く、今出力されているアドレスが命令
フェッチのためのアドレス（ＩＦ−Ａｄｄ）であるか、
オペランドフェッチのためのアドレス（ＯＦ−Ａｄｄ）
であるかを示す１ビツトのＩＦＬ（ｉ￥報が出力される
。このＩＦＬ情報は、ここでは命令フェッチのためのア
ドレス（ＩＦ−Ａｄｄ）出力時において′１”、又第２
ランドフエツチのだめのアドレス（ＯＦ−Ａｄｄ）出方
時において０″となっている。このＩＦＬ情報はモード
設定スイッチ５ｏの出力Ｄと共に、アンドゲート３０に
入力される。ここで上記モード設定スイッチ５０はＵｎ
ｉｘを走らせる動作モード（以下Ｕモードと称す）と既
存のＯＳを用いた動作モード（以下Ｓモードと称す）の
何れか一カを選択するもので接点式の操作スイッチ、又
はジャンパ線による接点手段の何れであってもよく、Ｕ
モードの選択時においてはｖＤＤ側（”１”）、又Ｓモ
ードの選択時においてはＧＮＤ側（′０”）に接続され
る。即ち、モード設定スイッチ５ｏによｐＵモードが選
択された際は、アンドゲート３０が閉じてＩＦＬ情報が
無効化され、又モードが選択された際はアンドゲート３
ｏが開制御されてＩＦＬ情報が有効となる。このアンド
ゲート３ｏを経だ工ＦＬ情報はＳＧＲの最下位ビット値
と共にオアダート４ｏに入力される。ここで上記ＳＧＲ
の値はソフトウェアによシ指定されるが約束として、一
般には偶数指定を行なう。従ってＳＧＲのビットをＳＧ
Ｒ［ｏ：、？）と表わせばＳＧＲの最下位ビット即ちＳ
ＧＲ［Ｊ）］には常にｏ”が書かれている。このためオ
アケゝ−ト４ｏからはアンドゲート３０の出力に従う内
容が出力されることになる。このオアゲート４０の出力
はＳＧＨの最下位ビット値としてＣＴ２Ｏに与えられる
。
ここで一実施例の動作を説明する。先ず動作開始前にお
いて、モード設定スイッチ５ｏにょシ予めＵモード／Ｓ
モードの設定が表される。
いて、モード設定スイッチ５ｏにょシ予めＵモード／Ｓ
モードの設定が表される。
即ち、Ｕｎｉｘを走らせるモードであればモード設定ス
イッチ５０の出力りがｖＤＤ（” ’”）レベルとなシ
、又Ｕｎ ｉｘでない既存のＯ８による動作モードであ
れば上記出力りがＧＮＤ （“０”）レベルとなってい
る。ここで、上記モード設定スイッチ５０がＵモードに
設定されており、システム動作時において１チツプＣＰ
Ｕ １０よｐＩＦ−Ａｄｄ。
イッチ５０の出力りがｖＤＤ（” ’”）レベルとなシ
、又Ｕｎ ｉｘでない既存のＯ８による動作モードであ
れば上記出力りがＧＮＤ （“０”）レベルとなってい
る。ここで、上記モード設定スイッチ５０がＵモードに
設定されており、システム動作時において１チツプＣＰ
Ｕ １０よｐＩＦ−Ａｄｄ。
又は０Ｆ−Ａｄｄで示されるアドレス情報が出力される
と、このアドレス出力に伴って、今出力さ９− れているアドレスがＩＦ−Ａｄｄであるが０Ｆ−Ａｄｄ
であるかを示すＩＦＬ情報が出力される。このＩＦＬ情
報はアンドゲート３ｏを経てオアゲート４０に入力され
ここでＳＧＲ［３〕との論理和がとられる。この際Ｓ
ＧＲ［３）は前述した如く平常は“０″であるから、オ
アデート４ｏの出力はＩＦＬ ＋ ” Ｏ＝ＩＦＬとな
る。従−） テＳＧＲに’００１０”と書いてあった際
、そのアドレスがＩ Ｆ −Ａｄｄであれば、ＩＦＬ＝
”１”であるがらオアヶ”−ト４０からは１”が出力さ
れ、ＣＴ２Ｏに与えられるＳＧＲが”００１１”となッ
テ、ＣＴ２Ｏよシ″’００１１”（Ｓ３ ）のセグメン
トが選ばれ、又０Ｆ−Ａｄｄであれば、ＩＦＬ＝ ”
０ ”であるからオアゲート４ｏがらは０＃が出力され
、ＣＴ２Ｏに与えられるＳＧＲが”ｏｏｉｏ”となッテ
、ＣＴ２Ｏより”００１０”（Ｓｚ）ノセグメントが選
ばれる。っまりＳＧＲに２ｉ（ｉ＝Ｑ。
と、このアドレス出力に伴って、今出力さ９− れているアドレスがＩＦ−Ａｄｄであるが０Ｆ−Ａｄｄ
であるかを示すＩＦＬ情報が出力される。このＩＦＬ情
報はアンドゲート３ｏを経てオアゲート４０に入力され
ここでＳＧＲ［３〕との論理和がとられる。この際Ｓ
ＧＲ［３）は前述した如く平常は“０″であるから、オ
アデート４ｏの出力はＩＦＬ ＋ ” Ｏ＝ＩＦＬとな
る。従−） テＳＧＲに’００１０”と書いてあった際
、そのアドレスがＩ Ｆ −Ａｄｄであれば、ＩＦＬ＝
”１”であるがらオアヶ”−ト４０からは１”が出力さ
れ、ＣＴ２Ｏに与えられるＳＧＲが”００１１”となッ
テ、ＣＴ２Ｏよシ″’００１１”（Ｓ３ ）のセグメン
トが選ばれ、又０Ｆ−Ａｄｄであれば、ＩＦＬ＝ ”
０ ”であるからオアゲート４ｏがらは０＃が出力され
、ＣＴ２Ｏに与えられるＳＧＲが”ｏｏｉｏ”となッテ
、ＣＴ２Ｏより”００１０”（Ｓｚ）ノセグメントが選
ばれる。っまりＳＧＲに２ｉ（ｉ＝Ｑ。
１、・・・７）を指定したとき、ＩＦ−Ａｄｄならば２
１＋１セグメントが、又０Ｆ−Ａｄｄならば２１セグメ
ントが自動的に選択される。これにょシ命令フェッチ、
オペランドフェッチそれぞれが１つの１０− ＳＧＲ指定で分岐され、かつ各々が６４ＫＢアクセス可
能となる。即ち、１２８ＫＢが１つのタスクに割当てら
れることになる。更に６４ＫＢの内訳は１３ＫＢ単位の
ページ８組（Ｐｏ−ｐ７）に分解されているので、物理
アドレス上、８ＫＢを単位とした任意の８組までを編成
し、１つの命令群又はデータ群に対応させることができ
る。これによって実際に使用するメモリ領域に合わせて
物理メモリを割当てることができ、多重にタスクが走っ
ても物理メモリのみで動作が可能となる。
１＋１セグメントが、又０Ｆ−Ａｄｄならば２１セグメ
ントが自動的に選択される。これにょシ命令フェッチ、
オペランドフェッチそれぞれが１つの１０− ＳＧＲ指定で分岐され、かつ各々が６４ＫＢアクセス可
能となる。即ち、１２８ＫＢが１つのタスクに割当てら
れることになる。更に６４ＫＢの内訳は１３ＫＢ単位の
ページ８組（Ｐｏ−ｐ７）に分解されているので、物理
アドレス上、８ＫＢを単位とした任意の８組までを編成
し、１つの命令群又はデータ群に対応させることができ
る。これによって実際に使用するメモリ領域に合わせて
物理メモリを割当てることができ、多重にタスクが走っ
ても物理メモリのみで動作が可能となる。
以上はＵｎｉｘを走らせる動作モード（Ｕモード）であ
るが、既存のＯ８による動作モード（Ｓモード）の除は
モード設定スイッチ５０をＧＮＤ（“０”）レベルに設
定する。これによって、ＳＧＲがＩＦＬにより変更され
ることは々く、１チツプＣＰＵ １ ｏから出力される
ＳＧＲがそのままの状態（内容）でＣＴ２Ｏに与えられ
、第３図と同様の構成になる。なお、上述したＵモード
、及びＳモードの双方において、使用する命令体系は全
く同一であり、アドレッシングのみが変化する。
るが、既存のＯ８による動作モード（Ｓモード）の除は
モード設定スイッチ５０をＧＮＤ（“０”）レベルに設
定する。これによって、ＳＧＲがＩＦＬにより変更され
ることは々く、１チツプＣＰＵ １ ｏから出力される
ＳＧＲがそのままの状態（内容）でＣＴ２Ｏに与えられ
、第３図と同様の構成になる。なお、上述したＵモード
、及びＳモードの双方において、使用する命令体系は全
く同一であり、アドレッシングのみが変化する。
以１上詳記したように本発明によれば、既存のプロセッ
サに簡単な回路を付加するのみでＵｎｉｘを効率良く走
らせることができ、しかも必要に応じてＵｎｉｘによる
動作モードと既存Ｏ８による動作モードとを任意に選択
することのできる芙用性の高い情報処理装置が提供でき
る。
サに簡単な回路を付加するのみでＵｎｉｘを効率良く走
らせることができ、しかも必要に応じてＵｎｉｘによる
動作モードと既存Ｏ８による動作モードとを任意に選択
することのできる芙用性の高い情報処理装置が提供でき
る。
第１図はＵｎｉｘの論理ブロック構造を示す図、第２図
は上記第１図に示すＵｎｉｘによる論理ブロックを単純
に物理メモリ上に写像した際の例を示す図、第３図はＵ
ｎ ｉｘを走らせるには不適当々マシンの構成例を示す
図、第４図は本発明の一実施例を示す図である。 １０・・・プロセッサＬＳＩ （１チツ７’ ＣＰＵ
）、２０・・・アドレス変換テーブル（ＣＴ）、３ｏ・
・・アンドダート、４０・・・オアダート、５ｏ・・・
モード設定スイッチ。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 ０
は上記第１図に示すＵｎｉｘによる論理ブロックを単純
に物理メモリ上に写像した際の例を示す図、第３図はＵ
ｎ ｉｘを走らせるには不適当々マシンの構成例を示す
図、第４図は本発明の一実施例を示す図である。 １０・・・プロセッサＬＳＩ （１チツ７’ ＣＰＵ
）、２０・・・アドレス変換テーブル（ＣＴ）、３ｏ・
・・アンドダート、４０・・・オアダート、５ｏ・・・
モード設定スイッチ。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 ０
Claims (2)
- （１）命令フェッチのだめのアドレス情報及びその識別
情報、又はオペランドフェッチのためのアドレス情報及
びその識別情報の何れか一方を選択的に貯えるレジスタ
を持ち、前記レジスタに貯えられたアドレス情報に含ま
れるセグメント情報と論理アドレス値の一部とによυア
ドレス変換テーブルを索引する構成の処理装置において
、前記レジスタに貯えられたセグメント情報の最下位ビ
ット値と前記識別情報との論理和出力を得る回路と、こ
の回路の論理和出力と前記セグメント情報との組合わせ
によシ前記アドレス変換テーブルのセグメントを指足す
る手段とを有して彦ることを特徴とした情報処理装置０ - （２）前記論理和出力を外部設定信号に従い選択的に無
効化する特許請求の範囲第１項記載の１− 情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56197264A JPS5898892A (ja) | 1981-12-08 | 1981-12-08 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56197264A JPS5898892A (ja) | 1981-12-08 | 1981-12-08 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5898892A true JPS5898892A (ja) | 1983-06-11 |
| JPH0254585B2 JPH0254585B2 (ja) | 1990-11-22 |
Family
ID=16371574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56197264A Granted JPS5898892A (ja) | 1981-12-08 | 1981-12-08 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5898892A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5030435A (ja) * | 1973-07-18 | 1975-03-26 | ||
| JPS55101180A (en) * | 1979-01-26 | 1980-08-01 | Hitachi Ltd | Address extension unit |
-
1981
- 1981-12-08 JP JP56197264A patent/JPS5898892A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5030435A (ja) * | 1973-07-18 | 1975-03-26 | ||
| JPS55101180A (en) * | 1979-01-26 | 1980-08-01 | Hitachi Ltd | Address extension unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0254585B2 (ja) | 1990-11-22 |
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