JPS5898954A - 出力バツフア装置 - Google Patents
出力バツフア装置Info
- Publication number
- JPS5898954A JPS5898954A JP56198118A JP19811881A JPS5898954A JP S5898954 A JPS5898954 A JP S5898954A JP 56198118 A JP56198118 A JP 56198118A JP 19811881 A JP19811881 A JP 19811881A JP S5898954 A JPS5898954 A JP S5898954A
- Authority
- JP
- Japan
- Prior art keywords
- source
- drain
- voltage
- channel stopper
- resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
- H10D64/518—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their lengths or sectional shapes
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、高耐圧のＭＯ８型電界効果トランジスタ（以
下ＭＯ５ＦＥＴと略す）を用いた出力バッファ装置に関
する。
下ＭＯ５ＦＥＴと略す）を用いた出力バッファ装置に関
する。
近年、集積回路上に螢光表示管ないしはそれに準する表
示管を直接ドライブする高耐圧の出力バッファをオンチ
ップ化する動きが活発化している。
示管を直接ドライブする高耐圧の出力バッファをオンチ
ップ化する動きが活発化している。
従来、用いられている高耐圧出力ドライバを第１図に模
式的に示す。第１図（ａ）〜（Ｃ）の各回路に於て、最
終インバータ１以前の回路は相補型ＭＯ８）ランジスタ
（以下ＣＭＯ８ＦＩＣＴと略す）、ＰチャンネルＭ Ｏ
Ｓ Ｆ Ｅ Ｔ父ハＮ ｆ タフネル形ＭＯ８ＦＩＣＴ
で形成されているものとする。前記インノ（−夕１の出
力側は、バッファトランジスタ２のゲートに接続され、
また、このバッフ１トランジスタ２の一端を電源端子３
とし、これより回路電圧Ｖｃｃを印加する。しかして、
このバッファトランジスタ２は、例えば螢光表示管を駆
動する場合、出力信号振幅が３０乃至４０Ｖ程度の大き
なものが必要とされるため、いわゆる高耐圧トランジス
タ構造が採用されている。また、この種の駆動回路では
、通常、第１図（−）に示すようにインバータ１の入力
端子４から入力し、バッファトランジスタ２のドレイン
側らから出力を得るとき、このドレイン側をそのまま出
力端子とするいわゆるオープンドレイン形成の出力方式
が多い。
式的に示す。第１図（ａ）〜（Ｃ）の各回路に於て、最
終インバータ１以前の回路は相補型ＭＯ８）ランジスタ
（以下ＣＭＯ８ＦＩＣＴと略す）、ＰチャンネルＭ Ｏ
Ｓ Ｆ Ｅ Ｔ父ハＮ ｆ タフネル形ＭＯ８ＦＩＣＴ
で形成されているものとする。前記インノ（−夕１の出
力側は、バッファトランジスタ２のゲートに接続され、
また、このバッフ１トランジスタ２の一端を電源端子３
とし、これより回路電圧Ｖｃｃを印加する。しかして、
このバッファトランジスタ２は、例えば螢光表示管を駆
動する場合、出力信号振幅が３０乃至４０Ｖ程度の大き
なものが必要とされるため、いわゆる高耐圧トランジス
タ構造が採用されている。また、この種の駆動回路では
、通常、第１図（−）に示すようにインバータ１の入力
端子４から入力し、バッファトランジスタ２のドレイン
側らから出力を得るとき、このドレイン側をそのまま出
力端子とするいわゆるオープンドレイン形成の出力方式
が多い。
第１図Φ）は、バッファトランジスタ２にプルダウン抵
抗６を付加したもので、これは拡散層の抵抗を用いて作
ることができる。端子７には電源電圧Ｖｃｃ以外の電圧
Ｖｐが印加される。一般に、このプルダウン抵抗は外部
に接続する被駆動装置、たとえば螢光表示管の動作条件
に適応するように、通常はかなり大きい抵抗、例えば数
１０〜数１０゜ＫΩの抵抗が要求される。今、この大き
さの抵抗を拡散層で形成しようとすれば、拡散層の長さ
をり１幅をＷとするとＬ／Ｗの値が非常に大きな形状を
必要とする。例えば拡散層のシート抵抗を１０ｏΩ／口
とすれば、（−＋７）Ｌ／Ｗは１０２〜１ｏ５４ となり、Ｗが１０μでは、Ｌは１０〜１０μの大きさと
なり、集積化したにも拘わらず大きな面積となる。
抗６を付加したもので、これは拡散層の抵抗を用いて作
ることができる。端子７には電源電圧Ｖｃｃ以外の電圧
Ｖｐが印加される。一般に、このプルダウン抵抗は外部
に接続する被駆動装置、たとえば螢光表示管の動作条件
に適応するように、通常はかなり大きい抵抗、例えば数
１０〜数１０゜ＫΩの抵抗が要求される。今、この大き
さの抵抗を拡散層で形成しようとすれば、拡散層の長さ
をり１幅をＷとするとＬ／Ｗの値が非常に大きな形状を
必要とする。例えば拡散層のシート抵抗を１０ｏΩ／口
とすれば、（−＋７）Ｌ／Ｗは１０２〜１ｏ５４ となり、Ｗが１０μでは、Ｌは１０〜１０μの大きさと
なり、集積化したにも拘わらず大きな面積となる。
第１図（（＝）は、プルダウン抵抗の代わりに、ＭＯ８
ＦＩＥτ８を採用したものである。例えば、第１図（Ｃ
）の回路を出力バッファとした集積回路を作る場合には
、インバータ回路１より前段の信号処理回路は、通常の
０ＭＯ８あるいは片チヤンネル回路形式で構成され、高
速性が必要であり、また、その回路電源電圧Ｖｃｃを例
えば６ｖの設定で動作させるな、ど、あまり高電圧で使
用することはない。一方、バッファトランジスタ２を含
む出力回路部は電源電圧Ｖｐで駆動され、例えば３０〜
４゜Ｖの高耐圧性が必要とされる。
ＦＩＥτ８を採用したものである。例えば、第１図（Ｃ
）の回路を出力バッファとした集積回路を作る場合には
、インバータ回路１より前段の信号処理回路は、通常の
０ＭＯ８あるいは片チヤンネル回路形式で構成され、高
速性が必要であり、また、その回路電源電圧Ｖｃｃを例
えば６ｖの設定で動作させるな、ど、あまり高電圧で使
用することはない。一方、バッファトランジスタ２を含
む出力回路部は電源電圧Ｖｐで駆動され、例えば３０〜
４゜Ｖの高耐圧性が必要とされる。
この様に、低電圧での高速性の回路と高電圧での出力回
路とを結合して使用するために、例えば前者を０Ｍ０８
ＦＲＴとし、後者をＰチャンネル形高耐圧バックァ回路
形成とするのが好ましい。
路とを結合して使用するために、例えば前者を０Ｍ０８
ＦＲＴとし、後者をＰチャンネル形高耐圧バックァ回路
形成とするのが好ましい。
そして、上記高耐圧バッファ回路形成は、オフセットゲ
ート構造やスタックドゲート構造がとられることが多く
、通常、構造的には高耐圧側の出力端子が、チ“ヤンネ
ルストッ、パと接しないいわゆるクローズドゲート形式
のトランジスタを用いることで、高耐圧を達成している
。第２図にその平面構造を示す。１１はゲート電極であ
り、このドレイン部１２が厚膜下のチャンネルストッパ
ーと接しない様にクローズドゲート構造となっている。
ート構造やスタックドゲート構造がとられることが多く
、通常、構造的には高耐圧側の出力端子が、チ“ヤンネ
ルストッ、パと接しないいわゆるクローズドゲート形式
のトランジスタを用いることで、高耐圧を達成している
。第２図にその平面構造を示す。１１はゲート電極であ
り、このドレイン部１２が厚膜下のチャンネルストッパ
ーと接しない様にクローズドゲート構造となっている。
即ち、ドレイン電極は、コンタクト穴１３を通してアル
ミニウム電極１４で引出される。１６はソース、１６は
厚膜絶縁部分であり、この様な構造ではソース部分は１
６の厚膜下のチャンネルストッパと接することに女る。
ミニウム電極１４で引出される。１６はソース、１６は
厚膜絶縁部分であり、この様な構造ではソース部分は１
６の厚膜下のチャンネルストッパと接することに女る。
この場合はドレインは高耐圧構造になるが、フェス側は
チャンネルストッパとソース接合での破壊電圧により決
まる。
チャンネルストッパとソース接合での破壊電圧により決
まる。
ここで、第１図（ｃ）のプルダウン抵抗要素のＭＯ８Ｆ
ＩＣＴａをいかに高耐圧化するかが問題である。
ＩＣＴａをいかに高耐圧化するかが問題である。
第１図（Ｃ）で、バッファトランジスタ２がオフの場合
には、そのドレイン側端子６の部分は閾値電圧を７丁と
すると、Ｖｐ−７丁まで上昇する。このために、前記抵
抗要素のＭＯ１９ＦＩＣＴ８としては、ソース、ドレイ
ン側とも高耐圧化してなければならない。さらに、通常
このプルダウン抵抗の値をｙＯ８ＦＸＴで実施するには
、Ｗ／Ｌ＜＜１、即ちＷよりＬが大きいトランジスタを
設計しなければならない。これは、第２図の様なりロー
ズドゲート構造で作ることは困難である。すなわち、通
常のクローズドトランジスタ構造では、ｗ＞＞ｈとなる
ため、Ｗ／Ｌ＜＜１を達成するためには、第３図のよう
な極端ＫＬが大きいＦＩＴ構造を要する。この第３図で
、１７はポリシリコンのクローズド電極、１８はドレイ
ン拡散部、１９はソース拡散部、２０はチャンネルスト
ッパが形成される厚膜絶縁部分であシ、１９のソース部
と２０のチャンネルストッパ部分との間に所定の間隔り
をもつ不動作部分を設けることでソース、チャンネルス
トッパ接合による破壊電圧低下を防ぐことになる。しか
し、実際この様なトランジスタの相互コンダクタンスを
正確に設計することは、非常に困難となシ望ましくない
。
には、そのドレイン側端子６の部分は閾値電圧を７丁と
すると、Ｖｐ−７丁まで上昇する。このために、前記抵
抗要素のＭＯ１９ＦＩＣＴ８としては、ソース、ドレイ
ン側とも高耐圧化してなければならない。さらに、通常
このプルダウン抵抗の値をｙＯ８ＦＸＴで実施するには
、Ｗ／Ｌ＜＜１、即ちＷよりＬが大きいトランジスタを
設計しなければならない。これは、第２図の様なりロー
ズドゲート構造で作ることは困難である。すなわち、通
常のクローズドトランジスタ構造では、ｗ＞＞ｈとなる
ため、Ｗ／Ｌ＜＜１を達成するためには、第３図のよう
な極端ＫＬが大きいＦＩＴ構造を要する。この第３図で
、１７はポリシリコンのクローズド電極、１８はドレイ
ン拡散部、１９はソース拡散部、２０はチャンネルスト
ッパが形成される厚膜絶縁部分であシ、１９のソース部
と２０のチャンネルストッパ部分との間に所定の間隔り
をもつ不動作部分を設けることでソース、チャンネルス
トッパ接合による破壊電圧低下を防ぐことになる。しか
し、実際この様なトランジスタの相互コンダクタンスを
正確に設計することは、非常に困難となシ望ましくない
。
本発明はこのような検討に鑑み、出力バッファ用として
高耐圧の抵抗（負荷）用トランジスタを提供するもので
ある。その一実施例の構造を第４図に示す。第４図（ａ
）は要部平面図であり、申）は■−■に於る断面図であ
る。２１はポリシリコンゲート電極、２２はソース拡散
部、２３はドレイン拡散部、２４はピンチオフ抵抗層で
あり、この抵抗層２４をソース、ドレイン両方に形成す
ることで、ソース、ドレイン接合層の高耐圧化の実現を
図っている。ポリシリコンゲート電極２１の直下につい
てみると、内部の２５ａ部分はチャンネル領域、外側の
２５ａの部分はチャンネルストッパであり、例えば第４
図Φ）でわかるように、ＬＯＧＯ８酸化膜２６およびそ
の直下に形成されるチャンネルストッパ２７に相当する
。またソース、ドレインの拡散層２２．２３をチャンネ
ルストッパ２７と離すことで、ソース、ドレイン拡散層
とチャンネルストッパの接合による破壊電圧の低下を改
善している。なお、２８．２９はソース、ドレイン用ア
ルミニウム電極、３０はゲート絶縁膜である。
高耐圧の抵抗（負荷）用トランジスタを提供するもので
ある。その一実施例の構造を第４図に示す。第４図（ａ
）は要部平面図であり、申）は■−■に於る断面図であ
る。２１はポリシリコンゲート電極、２２はソース拡散
部、２３はドレイン拡散部、２４はピンチオフ抵抗層で
あり、この抵抗層２４をソース、ドレイン両方に形成す
ることで、ソース、ドレイン接合層の高耐圧化の実現を
図っている。ポリシリコンゲート電極２１の直下につい
てみると、内部の２５ａ部分はチャンネル領域、外側の
２５ａの部分はチャンネルストッパであり、例えば第４
図Φ）でわかるように、ＬＯＧＯ８酸化膜２６およびそ
の直下に形成されるチャンネルストッパ２７に相当する
。またソース、ドレインの拡散層２２．２３をチャンネ
ルストッパ２７と離すことで、ソース、ドレイン拡散層
とチャンネルストッパの接合による破壊電圧の低下を改
善している。なお、２８．２９はソース、ドレイン用ア
ルミニウム電極、３０はゲート絶縁膜である。
この様にソース、ドレイン両方に隣接して抵抗層を設け
、かつ、ソース、ドレインの両方をチャンネルストッパ
と切りはなして高耐圧化することで、第１図（ｃ）バッ
ファ回路の高耐圧トランジスタを実現できる。
、かつ、ソース、ドレインの両方をチャンネルストッパ
と切りはなして高耐圧化することで、第１図（ｃ）バッ
ファ回路の高耐圧トランジスタを実現できる。
第１図（ａ）〜（Ｃ）は高耐圧出力ドライバの従来の回
路図、第２図、第３図はクローズド構造のＭＯ８ＦＥＥ
Ｔの従来の構造平面図、第４図（ａ）、（ｂ）は本発明
の一実施例による高耐圧ＭＯ８ＦＫＴの平面図１−１−
線断面図である。 ２２・・・・・・ソース領域、２６・・・・・・ゲート
電極、２３・・・・・・ドレイン領域、２４・・・・・
・ピンチオフ抵抗層、２７・・・・・・チャンネルスト
ッパ領域。 １１１ 墾２図 弯３図 第４図 ｆの 手続補正書動幻 昭和５７年 仰欠 ２日 特許庁長官殿 ｌ事件の表示 昭和６６牟特許願第１９８１１８ 号２発明の名称 出力バッファ装置 ３補正をする者 ４代理人 〒５７１
路図、第２図、第３図はクローズド構造のＭＯ８ＦＥＥ
Ｔの従来の構造平面図、第４図（ａ）、（ｂ）は本発明
の一実施例による高耐圧ＭＯ８ＦＫＴの平面図１−１−
線断面図である。 ２２・・・・・・ソース領域、２６・・・・・・ゲート
電極、２３・・・・・・ドレイン領域、２４・・・・・
・ピンチオフ抵抗層、２７・・・・・・チャンネルスト
ッパ領域。 １１１ 墾２図 弯３図 第４図 ｆの 手続補正書動幻 昭和５７年 仰欠 ２日 特許庁長官殿 ｌ事件の表示 昭和６６牟特許願第１９８１１８ 号２発明の名称 出力バッファ装置 ３補正をする者 ４代理人 〒５７１
Claims (1)
- ゲート長をゲート幅に比較して長くし、かつゲートに隣
接してソース、ドレインの両方にピンチオフ抵抗を付加
したＭＯ８型電界効果トランジスタを用いたことを特徴
とする出力バッファ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56198118A JPS5898954A (ja) | 1981-12-08 | 1981-12-08 | 出力バツフア装置 |
| EP82110291A EP0080101A3 (en) | 1981-11-10 | 1982-11-08 | Mos semiconductor device |
| CA000415181A CA1204221A (en) | 1981-11-10 | 1982-11-09 | Mos semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56198118A JPS5898954A (ja) | 1981-12-08 | 1981-12-08 | 出力バツフア装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5898954A true JPS5898954A (ja) | 1983-06-13 |
Family
ID=16385756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56198118A Pending JPS5898954A (ja) | 1981-11-10 | 1981-12-08 | 出力バツフア装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5898954A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60217668A (ja) * | 1984-04-12 | 1985-10-31 | Matsushita Electronics Corp | 出力バツフア装置 |
-
1981
- 1981-12-08 JP JP56198118A patent/JPS5898954A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60217668A (ja) * | 1984-04-12 | 1985-10-31 | Matsushita Electronics Corp | 出力バツフア装置 |
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