JPS5899802A - シ−ケンス制御装置 - Google Patents
シ−ケンス制御装置Info
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- JPS5899802A JPS5899802A JP19936681A JP19936681A JPS5899802A JP S5899802 A JPS5899802 A JP S5899802A JP 19936681 A JP19936681 A JP 19936681A JP 19936681 A JP19936681 A JP 19936681A JP S5899802 A JPS5899802 A JP S5899802A
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/054—Input/output
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/14—Plc safety
- G05B2219/14144—Galvanic isolation
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/15—Plc structure of the system
- G05B2219/15049—Timer, counter, clock-calendar, flip-flop as peripheral
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- Automation & Control Theory (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はシーケンス制御装置に関するものであり、第１
の目的とするところはマイクロコシピユータなどを用い
ず簡単な構成でタイマ機能を付加自在にしたシーケンス
制御装置を提供することにあり、第２の目的とするとこ
ろは、タイマ機能を付加自在にするとともにタイマ動作
を入力回路出力により強制的に中止させることなどの巾
広いシーケンス制御を行なうことのできるシーケンス制
御装置を提供することにある。
の目的とするところはマイクロコシピユータなどを用い
ず簡単な構成でタイマ機能を付加自在にしたシーケンス
制御装置を提供することにあり、第２の目的とするとこ
ろは、タイマ機能を付加自在にするとともにタイマ動作
を入力回路出力により強制的に中止させることなどの巾
広いシーケンス制御を行なうことのできるシーケンス制
御装置を提供することにある。
以下、実施例について図を用いて説明する。第１図〜第
３図は第１番目の発明の一実施例を示すもので、（１ｏ
）〜（１ｎ）は入力回路であシ、光電スイッチ、リニッ
トスイ゛νチ、近接スイ゛ンチヘ、起動・停止スイッチ
などの接点（Ｓｏ）〜（Ｓｉの状態を信号（ｘｏ）〜（
Ｘωとして取シ込むようになっておシ、例えば接点（Ｓ
、）をオシにすると、入力表示用発光タイオード（Ｌｌ
およびホトカプラ（ＰＣ）の発光タイオード（ＬＤ）を
介して電流が流れ、発光タイオード（ＬＤＩ ）が点灯
して接点（Ｓｌ）がオシされたことを表示するとともに
１ホトカプラ（ＰＣ）のホトトランジスタ（ＰＴ）がオ
シして入力回路（ｌ、）出力’＃＊ （ＸＩ ）として
％ｌｌが出力される。似し、実施例における論理演算は
負論理を用いている。図中（Ｒ＋）は抵抗、（Ｃ８）は
雑音除去用コシヂシサ、（ＤＩ）Ｆｉ入力保誇用タイオ
ードである。（２ｏ）〜（２坤はソレノイド、パルス七
−夕などの負荷機Ｓ（図示せず）を制御する出力回路で
あり、負荷制御用すし−（Ｒｙ＋）〜（Ｒｙ→と、各リ
レー（Ｒ）’、）〜（Ｒｙ→をドライブするトランジス
タ（Ｑｌ）と、出力表示用発光タイオード（Ｌ込）と、
サージ除去用タイオード（Ｄ、）とでそれぞれ構成され
ている。（３）は入力回路（１ｏ）〜（１ｎ）の出力（
ｘｏ）〜（ｘｒｄのすべての状態に対応する出力回路（
２ｏ）〜（２ｍｌの制御条件がづ０クラムされ九ＦＲＯ
Ｍよシなるシーケシスメモリであり、シーケシスメ℃す
（３）のアドレス端子（Ｘ、、）〜α’ｎ）にはそれぞ
れ入力回路（１ｏ）〜（１ｎ）出力（ｘｏ）〜（ｘｎ）
が印加されており、この入力回路（１゜ト（Ｉｎ）出力
（ｘ、）〜（Ｘωに対応する出力回路（２ｏ）〜（２→
の制御条件がシーケシスメモリ（３）の出力端子（Ｙｏ
）〜（Ｙｍ） Ｋ出力される。この出力端子（Ｙｏ
）〜（Ｙｍ）に出力された出（ｙＷされて出力回路（２
ｏ）〜（２ωに入力されるようになっておシ、出力回路
（２ｏ）〜（２ｍ）はシーケシスメモリ（３）にプロク
ラムされている制御条件にて制御され、負荷機器は入力
回路（１゜）〜（Ｉｎ）出力（ＸＯ）〜（Ｘ→に基いて
所定の（シーケシスメ℃すにプ〇タラムされｆｃ）シー
ケンス制御されるようになっている。（４）はシーケシ
スメモリ（３）の出力端子（Ｙｏ）の出力信号（ｙ、）
にてタイマ動作が制御されるタイマ回峰であシ、タイマ
ＩＣ（ＴＣ）と、出力トランジスタ（Ｃ２）と、抵抗（
ＲＴ）および］シデシサ（ＣＴ）よりなる限時時間設定
用時定数回路（ＣＲ）と、抵抗（鳥）〜（Ｒ３）よシな
る基準電圧設定用分圧回路（ＶＤ）と、タイマ動作表示
用発光タイオード（ＬＤａ）およびトランジスタ（う）
よシなる動作表示回路（ＤＳ）とで構成されており、シ
ーケシスメ℃す（３）の出力端子（ＹＯ）がＬレベルに
なってから分圧回路（ＶＤ）および時定数回路（ＣＲ）
にて設定される一定時間の後にタイマＩＣ（ＴＣ）のタ
イマ出力（１）がＨレベルになるとともに出力トランジ
スタ（Ｑりがオシしてタイマ回路（４）出力（ｔ）がＬ
レベルになるようになっている。
３図は第１番目の発明の一実施例を示すもので、（１ｏ
）〜（１ｎ）は入力回路であシ、光電スイッチ、リニッ
トスイ゛νチ、近接スイ゛ンチヘ、起動・停止スイッチ
などの接点（Ｓｏ）〜（Ｓｉの状態を信号（ｘｏ）〜（
Ｘωとして取シ込むようになっておシ、例えば接点（Ｓ
、）をオシにすると、入力表示用発光タイオード（Ｌｌ
およびホトカプラ（ＰＣ）の発光タイオード（ＬＤ）を
介して電流が流れ、発光タイオード（ＬＤＩ ）が点灯
して接点（Ｓｌ）がオシされたことを表示するとともに
１ホトカプラ（ＰＣ）のホトトランジスタ（ＰＴ）がオ
シして入力回路（ｌ、）出力’＃＊ （ＸＩ ）として
％ｌｌが出力される。似し、実施例における論理演算は
負論理を用いている。図中（Ｒ＋）は抵抗、（Ｃ８）は
雑音除去用コシヂシサ、（ＤＩ）Ｆｉ入力保誇用タイオ
ードである。（２ｏ）〜（２坤はソレノイド、パルス七
−夕などの負荷機Ｓ（図示せず）を制御する出力回路で
あり、負荷制御用すし−（Ｒｙ＋）〜（Ｒｙ→と、各リ
レー（Ｒ）’、）〜（Ｒｙ→をドライブするトランジス
タ（Ｑｌ）と、出力表示用発光タイオード（Ｌ込）と、
サージ除去用タイオード（Ｄ、）とでそれぞれ構成され
ている。（３）は入力回路（１ｏ）〜（１ｎ）の出力（
ｘｏ）〜（ｘｒｄのすべての状態に対応する出力回路（
２ｏ）〜（２ｍｌの制御条件がづ０クラムされ九ＦＲＯ
Ｍよシなるシーケシスメモリであり、シーケシスメ℃す
（３）のアドレス端子（Ｘ、、）〜α’ｎ）にはそれぞ
れ入力回路（１ｏ）〜（１ｎ）出力（ｘｏ）〜（ｘｎ）
が印加されており、この入力回路（１゜ト（Ｉｎ）出力
（ｘ、）〜（Ｘωに対応する出力回路（２ｏ）〜（２→
の制御条件がシーケシスメモリ（３）の出力端子（Ｙｏ
）〜（Ｙｍ） Ｋ出力される。この出力端子（Ｙｏ
）〜（Ｙｍ）に出力された出（ｙＷされて出力回路（２
ｏ）〜（２ωに入力されるようになっておシ、出力回路
（２ｏ）〜（２ｍ）はシーケシスメモリ（３）にプロク
ラムされている制御条件にて制御され、負荷機器は入力
回路（１゜）〜（Ｉｎ）出力（ＸＯ）〜（Ｘ→に基いて
所定の（シーケシスメ℃すにプ〇タラムされｆｃ）シー
ケンス制御されるようになっている。（４）はシーケシ
スメモリ（３）の出力端子（Ｙｏ）の出力信号（ｙ、）
にてタイマ動作が制御されるタイマ回峰であシ、タイマ
ＩＣ（ＴＣ）と、出力トランジスタ（Ｃ２）と、抵抗（
ＲＴ）および］シデシサ（ＣＴ）よりなる限時時間設定
用時定数回路（ＣＲ）と、抵抗（鳥）〜（Ｒ３）よシな
る基準電圧設定用分圧回路（ＶＤ）と、タイマ動作表示
用発光タイオード（ＬＤａ）およびトランジスタ（う）
よシなる動作表示回路（ＤＳ）とで構成されており、シ
ーケシスメ℃す（３）の出力端子（ＹＯ）がＬレベルに
なってから分圧回路（ＶＤ）および時定数回路（ＣＲ）
にて設定される一定時間の後にタイマＩＣ（ＴＣ）のタ
イマ出力（１）がＨレベルになるとともに出力トランジ
スタ（Ｑりがオシしてタイマ回路（４）出力（ｔ）がＬ
レベルになるようになっている。
図中（ＬＤ４）けタイムア・ンづ表示用発光タイオード
である。（５）はシーケシモノ七り（３）のアドレス端
子（Ｘｌ、）に入力される信号を入力回路（１゜）出方
（ｘｏ）とタイマ回路（４）出力（１）とに切換えるモ
ード切換スイッチであり、この℃−ド切換スイ゛シチｆ
ｌｓｌとタイマ回ｊ３＋４１の電源スィッチ（５ａ）と
は連動して切換えられるようになっている。第１図は両
スイッチ（６）（５ａ）がタイマモードに切換えられて
いる場合を示しておシ、アトしス端子ＣＸｂノにはタイ
マ回路（４）出力室が入力されるようになっている。一
方、両スイ゛νチ（５１（５ｍ）を逆側に切換え゛ると
、通常℃−ドとな郵、タイマ回路（４）がオフするとと
もに入力回路（１ｏ）出力がアトしス端子（Ｘｓ）Ｋ入
力される。なお実施例にあっては＠２図および第３図に
示すようにシーケシスメ℃す（３）をカセｔシト化して
、メｔリカセット（ｌＯ）を本体０りにコネクタ（１２
ｍ）（１２ｂ）を用いて着脱自在にしておシ、メ℃リヵ
セ゛シトａ１を交換することによシ異ったシーケンス制
御が容易に！現できるようになっている。図中０！Ｉは
電源回路部、（１ｍ）は入力回路部、（２ａ）は出力回
路部、（１４１は入力端子、−は負荷接続端子である０
また、タイマ回路（４）および℃−ド切換スイ・νチ（
６）はメモリカドｔシト（ｌａＩ内に設けても良い。
である。（５）はシーケシモノ七り（３）のアドレス端
子（Ｘｌ、）に入力される信号を入力回路（１゜）出方
（ｘｏ）とタイマ回路（４）出力（１）とに切換えるモ
ード切換スイッチであり、この℃−ド切換スイ゛シチｆ
ｌｓｌとタイマ回ｊ３＋４１の電源スィッチ（５ａ）と
は連動して切換えられるようになっている。第１図は両
スイッチ（６）（５ａ）がタイマモードに切換えられて
いる場合を示しておシ、アトしス端子ＣＸｂノにはタイ
マ回路（４）出力室が入力されるようになっている。一
方、両スイ゛νチ（５１（５ｍ）を逆側に切換え゛ると
、通常℃−ドとな郵、タイマ回路（４）がオフするとと
もに入力回路（１ｏ）出力がアトしス端子（Ｘｓ）Ｋ入
力される。なお実施例にあっては＠２図および第３図に
示すようにシーケシスメ℃す（３）をカセｔシト化して
、メｔリカセット（ｌＯ）を本体０りにコネクタ（１２
ｍ）（１２ｂ）を用いて着脱自在にしておシ、メ℃リヵ
セ゛シトａ１を交換することによシ異ったシーケンス制
御が容易に！現できるようになっている。図中０！Ｉは
電源回路部、（１ｍ）は入力回路部、（２ａ）は出力回
路部、（１４１は入力端子、−は負荷接続端子である０
また、タイマ回路（４）および℃−ド切換スイ・νチ（
６）はメモリカドｔシト（ｌａＩ内に設けても良い。
以下、実施例の動作について具体的に説明す、る。いま
、シーケンスメ℃す（３）にプ０ジラムされている制御
条件は第４図に示すようなシーケンス制御に対応するも
のであシ、シーケシスメｔす（３）のアドレス端子（Ｘ
ｅ）（Ｘ、）に印加される信号、例えば入力回路（ｌｏ
）（ｉｓ）の出力（ｘｎ ） （ｘ＋ ）とシーケンス
メモリ（３）の出力端子（Ｙａ）（Ｙｌ）に田方される
出力信号（ｙｏ）（ｙｔ） の関係は下表Ｃ２１）のよ
うになっているＯ （表 １） 牧でボしてろる０ 上表はモード切換スイ・シチ（６）を通常ｔ−ドＩＩＩ
ＩＫ切換えた場合すなわち、入力回路（１゜）出力（ｘ
ｏ）をシーケシスメ℃す（３）のアドレス端子（Ｘｏ）
に入力し次場合を示すもので、タイマ機能を有しないシ
ーケンス制御が行なわれる。この場合、シーケンスメ℃
す（３）の出力信号（Ｆｏ）、（Ｆｇ）が’１’（Ｌレ
ベル）のとき、リレー（Ｒ３’ｏ ） （Ｒｙｌ ）が
駆動されることになる。
、シーケンスメ℃す（３）にプ０ジラムされている制御
条件は第４図に示すようなシーケンス制御に対応するも
のであシ、シーケシスメｔす（３）のアドレス端子（Ｘ
ｅ）（Ｘ、）に印加される信号、例えば入力回路（ｌｏ
）（ｉｓ）の出力（ｘｎ ） （ｘ＋ ）とシーケンス
メモリ（３）の出力端子（Ｙａ）（Ｙｌ）に田方される
出力信号（ｙｏ）（ｙｔ） の関係は下表Ｃ２１）のよ
うになっているＯ （表 １） 牧でボしてろる０ 上表はモード切換スイ・シチ（６）を通常ｔ−ドＩＩＩ
ＩＫ切換えた場合すなわち、入力回路（１゜）出力（ｘ
ｏ）をシーケシスメ℃す（３）のアドレス端子（Ｘｏ）
に入力し次場合を示すもので、タイマ機能を有しないシ
ーケンス制御が行なわれる。この場合、シーケンスメ℃
す（３）の出力信号（Ｆｏ）、（Ｆｇ）が’１’（Ｌレ
ベル）のとき、リレー（Ｒ３’ｏ ） （Ｒｙｌ ）が
駆動されることになる。
次に、七−ド切換スイｔνチ（６）をタイマで一ドに切
換えた場合について説明すると、モード切換スイ・νチ
（６）の切換えによシタイマ回路（４）の電源スィッチ
（５ａ）がオシしてタイマ回路（４）に電源ｆｆｃｏ）
が供給されるとともに、タイマ回路（４）出力（０がシ
ーケンスメモリ（３）のアドレス端子（ｘｏ）に印加さ
れる。いま、接点（Ｓ、）がオシして入力回路（ｌ、）
出力（Ｘｔ）がＬレベルになってん端子に′″ＩＩが入
ると、シーケシスメ℃す（３）の出力端子（Ｙａ ）か
ら出力され） る出力信号（ｙｏ）はＨレベルからＬレベルに変シ、タ
イマ回路（４）のタイマＩ Ｃ（ＴＣ）のリセット端子
（部）がＬレベルとなシタイマＩＣ（Ｔｃ）ｄタイマ動
作を開始する。同時にイシバータ帆）から出力される反
転信号（艶）がＨしベルとなシ、タイマ動作表示用発光
タイオード（ＬＤ）が点灯するとともに出力回路（２゜
）のリレー（Ｒｙｅ）が駆動される。次に、予め設定さ
れ之一定時間の後、タイマＩＣ（ＴＯ）の出力がＨレベ
ルになると、トランジスタ（Ｑりがオンしてタイムア１
シブ表示用発光タイオード（ＬＤ、）が点灯するとと屯
にシーケンスメモリ（３）のアドレス端子（Ｘ、、）に
印加されるタイマ回路（４）出力（ｔ）がＨしぺ１しか
らＬしベルに変シ、シーケシスメ℃す（３）の出力端子
（Ｙ、）がＬレベルとなり、出力信号（ｙｌ）を反転し
た反転信号（ｙｌ）がＨレベルとなシリレー（Ｒｙｅ）
が駆動される。次に、接点（Ｓりがオフすると、入
力回路（１１）出力（Ｘ、）がＨレベルとなり、シーケ
ンスメモリ（３）のアドレス端子（Ｘ４）の入力が１０
′となるので、ジーケンスメ℃す（３）の出力端子（Ｙ
ｌ、）から出力される出力信′５ｊ（ｙｏ）ＦｉＨレベ
ルとなシ、タイマＩＣ（ＴＯ）はリヤ１シトされてタイ
マＩＣ（ＴＣ）出力（１）がＬレベルとなシ、出力トラ
ンジスタ（Ｑ、）かオフしてタイマ回路（４）出力（ｔ
ｌがＨレベルとなる。したがって、シーケシスメｔす（
３）のアドレス端子（Ｘｓ）に％Ｏ１が入力されてシー
ケンスメ℃す（３）の出力信号（ｙｔ）かＨしベルとな
り、反転病′８（ｙｔ）がＬしベルになってリレー（Ｒ
ｙｓ）が復帰する。この場合、反転信号（ｙｏ）は当然
Ｌレベルとなるので、リレー（ＲＦｏ）も復帰する。第
５図は上記動作を示すタイムチャートでおる。
換えた場合について説明すると、モード切換スイ・νチ
（６）の切換えによシタイマ回路（４）の電源スィッチ
（５ａ）がオシしてタイマ回路（４）に電源ｆｆｃｏ）
が供給されるとともに、タイマ回路（４）出力（０がシ
ーケンスメモリ（３）のアドレス端子（ｘｏ）に印加さ
れる。いま、接点（Ｓ、）がオシして入力回路（ｌ、）
出力（Ｘｔ）がＬレベルになってん端子に′″ＩＩが入
ると、シーケシスメ℃す（３）の出力端子（Ｙａ ）か
ら出力され） る出力信号（ｙｏ）はＨレベルからＬレベルに変シ、タ
イマ回路（４）のタイマＩ Ｃ（ＴＣ）のリセット端子
（部）がＬレベルとなシタイマＩＣ（Ｔｃ）ｄタイマ動
作を開始する。同時にイシバータ帆）から出力される反
転信号（艶）がＨしベルとなシ、タイマ動作表示用発光
タイオード（ＬＤ）が点灯するとともに出力回路（２゜
）のリレー（Ｒｙｅ）が駆動される。次に、予め設定さ
れ之一定時間の後、タイマＩＣ（ＴＯ）の出力がＨレベ
ルになると、トランジスタ（Ｑりがオンしてタイムア１
シブ表示用発光タイオード（ＬＤ、）が点灯するとと屯
にシーケンスメモリ（３）のアドレス端子（Ｘ、、）に
印加されるタイマ回路（４）出力（ｔ）がＨしぺ１しか
らＬしベルに変シ、シーケシスメ℃す（３）の出力端子
（Ｙ、）がＬレベルとなり、出力信号（ｙｌ）を反転し
た反転信号（ｙｌ）がＨレベルとなシリレー（Ｒｙｅ）
が駆動される。次に、接点（Ｓりがオフすると、入
力回路（１１）出力（Ｘ、）がＨレベルとなり、シーケ
ンスメモリ（３）のアドレス端子（Ｘ４）の入力が１０
′となるので、ジーケンスメ℃す（３）の出力端子（Ｙ
ｌ、）から出力される出力信′５ｊ（ｙｏ）ＦｉＨレベ
ルとなシ、タイマＩＣ（ＴＯ）はリヤ１シトされてタイ
マＩＣ（ＴＣ）出力（１）がＬレベルとなシ、出力トラ
ンジスタ（Ｑ、）かオフしてタイマ回路（４）出力（ｔ
ｌがＨレベルとなる。したがって、シーケシスメｔす（
３）のアドレス端子（Ｘｓ）に％Ｏ１が入力されてシー
ケンスメ℃す（３）の出力信号（ｙｔ）かＨしベルとな
り、反転病′８（ｙｔ）がＬしベルになってリレー（Ｒ
ｙｓ）が復帰する。この場合、反転信号（ｙｏ）は当然
Ｌレベルとなるので、リレー（ＲＦｏ）も復帰する。第
５図は上記動作を示すタイムチャートでおる。
上述のように１第１番目の発明にあっては、タイマ回路
および℃−ド切換スイウチを設けることＫよシ、タイマ
機能を有するシーケンス制御を行なうことができ、マイ
ク０コシピ１−夕を用いてタイマ機能を実現する場合に
比べて構成が簡単になシコストが安くなるという利点が
ある。
および℃−ド切換スイウチを設けることＫよシ、タイマ
機能を有するシーケンス制御を行なうことができ、マイ
ク０コシピ１−夕を用いてタイマ機能を実現する場合に
比べて構成が簡単になシコストが安くなるという利点が
ある。
第６図は第２番目の発明の一実施例を示すもので、第１
図実施例と略同−のシーケンス制御装置において、シー
ケシスメ℃す（３）の出力信号（ｙ＋）Ｋてタイマ動作
が制御されるタイマ回路（４）の出力（１）を誤動作防
止用タイオード（Ｄ、）を介してシーケシスメ℃す（３
）のアドレス端子（Ｘｅ）Ｋ印加するようにしたもので
あり、タイマ回路（４）の電源スィッチ（５ｍ）が七−
ド切換スイッチ（６−）となっている０この℃−ド切換
スイ・νチ（６）と連動する切換スイッチ（ｓｂ）にて
出力回路（２ｏ）に入力される信号がインバータ（Ｉｏ
）から出力される反転信号（ｙａ’）とタイマ回路（４
）の出力（０とに切換えられるようになっている。図中
（Ｄ４）は電源スイｔνチ（５ａ）がオフされ九通常七
−ドのときタイオード（Ｄ、）を介し゛てタイマＩＣ（
ＴＣ）に電源が印加されるのを防止するものである。な
お、前記タイオード（Ｉ）ａ）はタイマ℃−ドにおいて
、入力回路（１ｏ）出力（Ｘｏ）がＬレベルとなったと
き、ドライブ回路（ＤＯ）のトランジスタ（ＱＪがオフ
して出力回路（２ｏ）か誤動作するのを防止している。
図実施例と略同−のシーケンス制御装置において、シー
ケシスメ℃す（３）の出力信号（ｙ＋）Ｋてタイマ動作
が制御されるタイマ回路（４）の出力（１）を誤動作防
止用タイオード（Ｄ、）を介してシーケシスメ℃す（３
）のアドレス端子（Ｘｅ）Ｋ印加するようにしたもので
あり、タイマ回路（４）の電源スィッチ（５ｍ）が七−
ド切換スイッチ（６−）となっている０この℃−ド切換
スイ・νチ（６）と連動する切換スイッチ（ｓｂ）にて
出力回路（２ｏ）に入力される信号がインバータ（Ｉｏ
）から出力される反転信号（ｙａ’）とタイマ回路（４
）の出力（０とに切換えられるようになっている。図中
（Ｄ４）は電源スイｔνチ（５ａ）がオフされ九通常七
−ドのときタイオード（Ｄ、）を介し゛てタイマＩＣ（
ＴＣ）に電源が印加されるのを防止するものである。な
お、前記タイオード（Ｉ）ａ）はタイマ℃−ドにおいて
、入力回路（１ｏ）出力（Ｘｏ）がＬレベルとなったと
き、ドライブ回路（ＤＯ）のトランジスタ（ＱＪがオフ
して出力回路（２ｏ）か誤動作するのを防止している。
ま九、タイムア１シブ表示用発光タイオード（ＬＤ４）
は出力回路（２ｏ）のドライブ電流で点灯するようにな
っている。
は出力回路（２ｏ）のドライブ電流で点灯するようにな
っている。
以下、実施例の具体的動作について説明する。
いま、シーケシス制御回路は第４図に示すものと同一と
すれば、通常上−ドにおける動作は前記第１図実施例と
全く同一であるので、脱力を省略する。次に、モード切
換スイッチ（６）がタイマーード側（電源スイ・νチ（
５ａ）がオシ）に切換えられた場合について説明すると
、いま、シーケシスメ℃す（３）のアドレス端子（Ｘ）
に１１′が入力されると、シー″ケシスメｔす（３）の
出力端子（Ｙ、）Ｋ’ｌ’が出力され、タイマ回路（４
）がタイマ動作を開始し、一定時間■後にタイマ回路（
４）出力＜ｔｉがＬレベルになり、シーケシスメｔす（
３）のアドレス端子（Ｘｏ）に−１＃が入力されて、出
力端子（Ｙｌ）から％ｌＩか出力され出力信号（ｙｌ）
の反転信号（７ｔ’）がＨレベルになって出力回路（２
１）のリレー（Ｒｙ＋ ）が駆動される。このとき、出
力回路（２ｏ）に入力されるタイマ回路（４）出力めは
Ｈレベルとなっているので、出力回路（２４）のリレー
（Ｒｙｏ ）も駆動される−ことになる。第７図（ａ）
ｔｉ上記動作のタイムチャートを示すものである。と
ころで、このタイマモードのタイマ動作中において、入
力回路（１゜）出力（ｘｏ）が１１′となう友とき、す
なわち第７図６））に示すタイムチャートにおけるＡ時
点でシーケシスメモリ（３）のアトしス端子（ｘｏ）に
１１１が入力されたとき、シーケシスメモリ（３）の出
力端子（Ｙ、）には直ちに１０′が出力され、出力回路
（２，）ｆ７）すし−（Ｒｙｌ）が駆動される０つまシ
、タイマ動作が入力回路（１ｏ）出力（ｘ、）によシ強
制約夜中止され次ことになる。
すれば、通常上−ドにおける動作は前記第１図実施例と
全く同一であるので、脱力を省略する。次に、モード切
換スイッチ（６）がタイマーード側（電源スイ・νチ（
５ａ）がオシ）に切換えられた場合について説明すると
、いま、シーケシスメ℃す（３）のアドレス端子（Ｘ）
に１１′が入力されると、シー″ケシスメｔす（３）の
出力端子（Ｙ、）Ｋ’ｌ’が出力され、タイマ回路（４
）がタイマ動作を開始し、一定時間■後にタイマ回路（
４）出力＜ｔｉがＬレベルになり、シーケシスメｔす（
３）のアドレス端子（Ｘｏ）に−１＃が入力されて、出
力端子（Ｙｌ）から％ｌＩか出力され出力信号（ｙｌ）
の反転信号（７ｔ’）がＨレベルになって出力回路（２
１）のリレー（Ｒｙ＋ ）が駆動される。このとき、出
力回路（２ｏ）に入力されるタイマ回路（４）出力めは
Ｈレベルとなっているので、出力回路（２４）のリレー
（Ｒｙｏ ）も駆動される−ことになる。第７図（ａ）
ｔｉ上記動作のタイムチャートを示すものである。と
ころで、このタイマモードのタイマ動作中において、入
力回路（１゜）出力（ｘｏ）が１１′となう友とき、す
なわち第７図６））に示すタイムチャートにおけるＡ時
点でシーケシスメモリ（３）のアトしス端子（ｘｏ）に
１１１が入力されたとき、シーケシスメモリ（３）の出
力端子（Ｙ、）には直ちに１０′が出力され、出力回路
（２，）ｆ７）すし−（Ｒｙｌ）が駆動される０つまシ
、タイマ動作が入力回路（１ｏ）出力（ｘ、）によシ強
制約夜中止され次ことになる。
次に、シーケシスメ℃す（３）のプロクラムが第８図に
示すようなシーケシス制御回路を実現するようになって
おシ、シーケシスメモリ（３）のアトしス噛子（Ｘｏ）
（Ｘ、）に印加される入力（ｘｏ）（ｘｔ）および出力
端子（η） （ｙ、 ）からの出力（ｙｏ）（ｙｓ）が
下表（表２）のようになっている場合のタイマ動作につ
いて説明する。
示すようなシーケシス制御回路を実現するようになって
おシ、シーケシスメモリ（３）のアトしス噛子（Ｘｏ）
（Ｘ、）に印加される入力（ｘｏ）（ｘｔ）および出力
端子（η） （ｙ、 ）からの出力（ｙｏ）（ｙｓ）が
下表（表２）のようになっている場合のタイマ動作につ
いて説明する。
いま、シーケシスメモリ（３）のアドレス端子（Ｘ４）
に入力回路（１，）から１１′が入力されると、出力端
子（Ｙｏ ）に１１１が出力され、タイマ回路（４）゛
がタイマ動作を開始するとともに、タイマ動作表示用発
光タイオード（ＬＤ））が点灯する。次に、一定時間ω
後にタイマ回路（４）の出力＜ｔｉがＬＬ／ベル、出力
（６がＨレベルになると、シーケシスメモリ（３）のア
ドレス端子（Ｘｏ）に１１′が入力されると同時に出力
回路（２゜）のリレー（ＲＦ（１）が駆動される。とこ
ろで、この場合、入力回路（１１）出力（Ｘ、 ）がＬ
ルベルとなってシーケシスメモリ（３）のアドレス端子
（Ｘｌ）に１０′が入力されても表２から明らかなよう
に出力端子（Ｙｏ）は常に’１’（Ｌレベル）であシ、
出力回路（２ｏ）のリレー（Ｒ３’Ｏ）＃′ｉ駆動され
次状態を維持することになシ、時間遅れを有する自己保
持機能が実現されることＫなる。第９図は上記動作を示
すタイムチャートである。
に入力回路（１，）から１１′が入力されると、出力端
子（Ｙｏ ）に１１１が出力され、タイマ回路（４）゛
がタイマ動作を開始するとともに、タイマ動作表示用発
光タイオード（ＬＤ））が点灯する。次に、一定時間ω
後にタイマ回路（４）の出力＜ｔｉがＬＬ／ベル、出力
（６がＨレベルになると、シーケシスメモリ（３）のア
ドレス端子（Ｘｏ）に１１′が入力されると同時に出力
回路（２゜）のリレー（ＲＦ（１）が駆動される。とこ
ろで、この場合、入力回路（１１）出力（Ｘ、 ）がＬ
ルベルとなってシーケシスメモリ（３）のアドレス端子
（Ｘｌ）に１０′が入力されても表２から明らかなよう
に出力端子（Ｙｏ）は常に’１’（Ｌレベル）であシ、
出力回路（２ｏ）のリレー（Ｒ３’Ｏ）＃′ｉ駆動され
次状態を維持することになシ、時間遅れを有する自己保
持機能が実現されることＫなる。第９図は上記動作を示
すタイムチャートである。
次にシーケシスメ芒り（３）のプロクラムが第１Ｏ図に
示すようなシーケリス制御回路（アトしス端子（ム）の
入力をづＯタラム上で否定）を実現するよう罠なってお
シ、シーケシスメモリ（３）のアドレス端子（Ｘｏ）に
印加される入力（Ｘ６）および出力端子（Ｙｏ ）から
の出力（ｙｏ）か下表（表３）のようになっている場合
のタイマ動作にりいて説明する。
示すようなシーケリス制御回路（アトしス端子（ム）の
入力をづＯタラム上で否定）を実現するよう罠なってお
シ、シーケシスメモリ（３）のアドレス端子（Ｘｏ）に
印加される入力（Ｘ６）および出力端子（Ｙｏ ）から
の出力（ｙｏ）か下表（表３）のようになっている場合
のタイマ動作にりいて説明する。
（表 ３）
いま、シーケシスメ℃す（３）のアドレス端子（Ｘｏ）
に％ＯＩが入力（特に入力する必要はない）されておれ
ば、出力端子（Ｙ、 ＞ ｉｃは１１′が出方されてお
シ、タイマ回路＋４１Ｆｉタイマ動作を開始する。次に
一定時間■後タイマ回路（４）の出方（ζ）がＨレベル
になると、出力回路（為）のりし−（Ｒ３’ｏ ）が駆
動される。このとき、タイマ回路（４）の出力（ｔ）は
Ｌレベルとなっておシ１ シーケンスメモリ（３）のア
ドレス端子（Ｘｏ）に１１′が入力されるので、出方端
子（Ｙ））に−Ｏｌが出力されタイマ回路（４）のタイ
マＩＣ（ＴＣ）はり七ｔシトされるが、出カトラシジス
タ（Ｑ、）はコシデシｔ（Ｃｓ）に蓄えられ几電荷か放
電するまでオシすることになるので、出方回路（２，）
のり’Ｌｔ−（Ｒｙ。）トされるようになっている。と
ころで、このようにタイマＩ Ｃ（ＴＣ）がリセットさ
れると、タイマ回路（４）出力（ｔＪは再びＨレベルト
となシ、シーケンスメモリ（３）のアドレス端子（Ｘ６
）に１０＃が入力され、上記動作をくシ返すいわゆる間
欠動作をすることになる。第１１図は上記動作を示すタ
イムチャートである。
に％ＯＩが入力（特に入力する必要はない）されておれ
ば、出力端子（Ｙ、 ＞ ｉｃは１１′が出方されてお
シ、タイマ回路＋４１Ｆｉタイマ動作を開始する。次に
一定時間■後タイマ回路（４）の出方（ζ）がＨレベル
になると、出力回路（為）のりし−（Ｒ３’ｏ ）が駆
動される。このとき、タイマ回路（４）の出力（ｔ）は
Ｌレベルとなっておシ１ シーケンスメモリ（３）のア
ドレス端子（Ｘｏ）に１１′が入力されるので、出方端
子（Ｙ））に−Ｏｌが出力されタイマ回路（４）のタイ
マＩＣ（ＴＣ）はり七ｔシトされるが、出カトラシジス
タ（Ｑ、）はコシデシｔ（Ｃｓ）に蓄えられ几電荷か放
電するまでオシすることになるので、出方回路（２，）
のり’Ｌｔ−（Ｒｙ。）トされるようになっている。と
ころで、このようにタイマＩ Ｃ（ＴＣ）がリセットさ
れると、タイマ回路（４）出力（ｔＪは再びＨレベルト
となシ、シーケンスメモリ（３）のアドレス端子（Ｘ６
）に１０＃が入力され、上記動作をくシ返すいわゆる間
欠動作をすることになる。第１１図は上記動作を示すタ
イムチャートである。
第１２図は他の実施例を示すもので、タイムアツプ表示
用発光タイオード（ＬＤ４）を出力トラシジスタ（偽）
のコレクタに挿入したもので、Ｉｌ！６図実施例におけ
るタイオード（ＤＡ Ｘ ＤＡ ）の逆流阻止機能が発
光タイオード（ＬＤ４）にて実現されるようになってい
る。また、タイマＩＣ（ＴＣ）から出力されるタイマ出
力（１）にて出力回路（２ｏ）を直接制御するようにし
ているので、ドライブ回路（Ｄｏ）が省略されている。
用発光タイオード（ＬＤ４）を出力トラシジスタ（偽）
のコレクタに挿入したもので、Ｉｌ！６図実施例におけ
るタイオード（ＤＡ Ｘ ＤＡ ）の逆流阻止機能が発
光タイオード（ＬＤ４）にて実現されるようになってい
る。また、タイマＩＣ（ＴＣ）から出力されるタイマ出
力（１）にて出力回路（２ｏ）を直接制御するようにし
ているので、ドライブ回路（Ｄｏ）が省略されている。
なお、上記実施例の動作は第６図実施例の動作と略同−
であるが、遅延回路（ＤＣ）がないので、第１１図のタ
イムチャートに示すような間欠動作機能は有しないもの
である。
であるが、遅延回路（ＤＣ）がないので、第１１図のタ
イムチャートに示すような間欠動作機能は有しないもの
である。
上述のように第２番目の発明は、シーケンスメモリのい
ずれかの出力端子から出力される出力信号にて制御され
るタイマ回路を設けるとともに、タイマ回路の電源スイ
ツチよシなるモード切換スイッチを設け、タイマ回路出
力をシーケンスメ℃りのいずれかのアドレス端子に印加
するようにしたものであシ、第１番目の発明と同様タイ
マ動作機能を付加自在なシーケンス制御装置を提供でき
るとともに、入力回路出力によりタイマ動作を中止させ
たシ、遅れ時間をもって自己保持させたシ、間欠動作さ
せたシなどの巾広いシーケンス制御を行なうことができ
るという利点がある。
ずれかの出力端子から出力される出力信号にて制御され
るタイマ回路を設けるとともに、タイマ回路の電源スイ
ツチよシなるモード切換スイッチを設け、タイマ回路出
力をシーケンスメ℃りのいずれかのアドレス端子に印加
するようにしたものであシ、第１番目の発明と同様タイ
マ動作機能を付加自在なシーケンス制御装置を提供でき
るとともに、入力回路出力によりタイマ動作を中止させ
たシ、遅れ時間をもって自己保持させたシ、間欠動作さ
せたシなどの巾広いシーケンス制御を行なうことができ
るという利点がある。
第１図は第１番目の発明の一実施例の回路図、第２図は
同上の概略構成図、第３図は同上の分解斜視図、第４図
および第５図は同上の動作説明図、第６図は第２番目の
発明の一実施例の回路図、第７図乃至第１１図は同上の
動作説明図、第１２図は同上の他の実施例の回路図であ
る。 （ｉｏ）〜（Ｉｎ） は入力回路、（２ｏ）〜（２ｍ
）ｔｉ出力回路、（３）はシーケンスメモリ、（４）は
タイマ回路、（６）（５）はモード切換スイッチ、（Ｘ
Ｏ）〜（Ｘｎ）はアドレス端子、（Ｙｏ）〜（Ｙｍ）は
出力端子である。 代理人 弁理士 石 １）長 七 第２し〕 竿３図 ｆ！（６図 第７し） （０） 竿７′：・ （ｂ） 年８図 第９図 ； Ｉ Ｒ２゜ ； １ ９５１０図 第１１図 １ 第１２図 Ｌ ＼ ［− ■ → 手続補正書（自発） 昭和５７年 ４月５ 日 特許庁長官殿 ２、発 明 の名称 シーケシス制−装置 ３、補正をする者 事件との関係 特肝出願人 住 所 大阪府門真市大字門真１０４８番地名 称
（５８３）松下電工株式会社 代表者小 林 郁 ４、代理人 自 発 第４１′ｇＪ 訂 正 書 願書番号 特願昭５６−１９９３６６号１、零原明細
書第１３頁の上から１０行目乃至下から４行目を削除し
、以下の文を挿入致します。 「説明する。 いま、シーケンスメ℃す（３）のアトセス端子（Ｘｌ）
Ｊ ２、同上＄１１６頁１行目のｒ （＆） Ｊをｒ （Ｒ
，） Ｊと訂正致します。 ３、本願添付図面中第４図、１１６図および９１１図を
別紙のように訂正致します。 第６図 第１１ＷＪ
同上の概略構成図、第３図は同上の分解斜視図、第４図
および第５図は同上の動作説明図、第６図は第２番目の
発明の一実施例の回路図、第７図乃至第１１図は同上の
動作説明図、第１２図は同上の他の実施例の回路図であ
る。 （ｉｏ）〜（Ｉｎ） は入力回路、（２ｏ）〜（２ｍ
）ｔｉ出力回路、（３）はシーケンスメモリ、（４）は
タイマ回路、（６）（５）はモード切換スイッチ、（Ｘ
Ｏ）〜（Ｘｎ）はアドレス端子、（Ｙｏ）〜（Ｙｍ）は
出力端子である。 代理人 弁理士 石 １）長 七 第２し〕 竿３図 ｆ！（６図 第７し） （０） 竿７′：・ （ｂ） 年８図 第９図 ； Ｉ Ｒ２゜ ； １ ９５１０図 第１１図 １ 第１２図 Ｌ ＼ ［− ■ → 手続補正書（自発） 昭和５７年 ４月５ 日 特許庁長官殿 ２、発 明 の名称 シーケシス制−装置 ３、補正をする者 事件との関係 特肝出願人 住 所 大阪府門真市大字門真１０４８番地名 称
（５８３）松下電工株式会社 代表者小 林 郁 ４、代理人 自 発 第４１′ｇＪ 訂 正 書 願書番号 特願昭５６−１９９３６６号１、零原明細
書第１３頁の上から１０行目乃至下から４行目を削除し
、以下の文を挿入致します。 「説明する。 いま、シーケンスメ℃す（３）のアトセス端子（Ｘｌ）
Ｊ ２、同上＄１１６頁１行目のｒ （＆） Ｊをｒ （Ｒ
，） Ｊと訂正致します。 ３、本願添付図面中第４図、１１６図および９１１図を
別紙のように訂正致します。 第６図 第１１ＷＪ
Claims (2)
- （１）入力信号を取込む複数個の入力回路と、負荷機器
をそれぞれ制御する複数個の出力−路と、入力回路出力
のすべての状態に対応する出力回路の制御条件がプ０ジ
ラムされたシーケシモノ七りと↓りなシ、入力回路出力
をシーケシスメモリのアトし入端子に印加して該入力回
路出力に対応する出力回路の制御条件をシーケシスメモ
リの出力端子に出力せしめ、該出力端子の出力信号にて
出力回路を制御することによ多負荷機器を入力回路出力
に基いてシーケシス制御せしめて成るシーケシス制御装
置において、シーケシスメモリのいずれかの出力端子の
出力信号にてタイマ動作が制御されるタイマ回路を設け
、シーケシスメ℃りのいずれかのアドレス端子に印加さ
れる信号を入力回路出力とタイマ回路出力とに切換える
モード切換スイッチを設けたことを特徴とするシーケシ
ス制御装置。 - （２）入力信号を取込む複数個の入力回路と、負荷機器
をそれぞれ制御する複数個の出力回路と、入力回路出力
のすべての状態に対応する出力回路の制御条件がプＯＪ
ｊラムされたシーケシスメモリとよシなシ、入力回路出
力をシーケシスメ℃りのアドレス端子に印加して該入力
回路出力に対応する出力回路の制御条件をシーケシスメ
℃りの出力端子に出力せしめ、該出力端子の出力信号に
て出力回路を制御することによ多負荷機器を入力回路出
力に基いてシーケシス制御せしめて成るシーケシス制御
装置において、シーケシスメモリのいずれかの出力端子
の出力信号にてタイマ動作が制御されるタイマ回路を設
けるとともにタイマ回路の電源スィッチよりなるモード
切換スイッチを設け、シーケシスメ℃りのいずれかのア
ドレス端子にタイマ回路出力を印加せしめて成ることを
特徴とするシーケシス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19936681A JPS5899802A (ja) | 1981-12-09 | 1981-12-09 | シ−ケンス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19936681A JPS5899802A (ja) | 1981-12-09 | 1981-12-09 | シ−ケンス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5899802A true JPS5899802A (ja) | 1983-06-14 |
Family
ID=16406556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19936681A Pending JPS5899802A (ja) | 1981-12-09 | 1981-12-09 | シ−ケンス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5899802A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4932505A (ja) * | 1972-07-25 | 1974-03-25 | ||
| JPS55143609A (en) * | 1979-04-26 | 1980-11-10 | Taitetsuku:Kk | Information processing method of sequencer |
| JPS5685104A (en) * | 1979-12-14 | 1981-07-11 | Hitachi Ltd | Sequence controller |
-
1981
- 1981-12-09 JP JP19936681A patent/JPS5899802A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4932505A (ja) * | 1972-07-25 | 1974-03-25 | ||
| JPS55143609A (en) * | 1979-04-26 | 1980-11-10 | Taitetsuku:Kk | Information processing method of sequencer |
| JPS5685104A (en) * | 1979-12-14 | 1981-07-11 | Hitachi Ltd | Sequence controller |
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