JPS5899807A - シ−ケンス制御装置の出力試験器 - Google Patents
シ−ケンス制御装置の出力試験器Info
- Publication number
- JPS5899807A JPS5899807A JP56199367A JP19936781A JPS5899807A JP S5899807 A JPS5899807 A JP S5899807A JP 56199367 A JP56199367 A JP 56199367A JP 19936781 A JP19936781 A JP 19936781A JP S5899807 A JPS5899807 A JP S5899807A
- Authority
- JP
- Japan
- Prior art keywords
- output
- connector
- circuit
- memory unit
- tester
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/048—Monitoring; Safety
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Testing And Monitoring For Control Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はカセット式のメモリユニットを差し変えること
Ｋよりシーケンス制御動作を自由に責更できるようにし
たシーケンス制御装置の出力試験器に関するものでｉｈ
シ、その目的とするところは九セット式のメモリユニッ
トの代わりに装置本体のコネクタに差し込むだけでシー
ケンス制御装置の出力試験を行ない得るようＫＬＡシー
ケンス制御装置の出力試験器を提供するＫある。
Ｋよりシーケンス制御動作を自由に責更できるようにし
たシーケンス制御装置の出力試験器に関するものでｉｈ
シ、その目的とするところは九セット式のメモリユニッ
トの代わりに装置本体のコネクタに差し込むだけでシー
ケンス制御装置の出力試験を行ない得るようＫＬＡシー
ケンス制御装置の出力試験器を提供するＫある。
以下本発明の構成を図示実施例について説明する０第１
図はカセット式のメモリユニット（９）を有するシーケ
ンス制御装置の外観を示すものでありＳｌずコントロー
ルユニット（８）には光電スイッチやリニットスイ→チ
ー近接スイッチ等のセンサ入力信号と起動・停止信号、
共通線等を接続する入力端子（１）が複数個備えてあシ
、これら入力端子（１）、（１１・・・は第２図のブロ
ック図に示すように本トカプラなどによる内・終結縁手
段を有する入力回路（２）に接続しである０この入力回
路（２）を介して入力信号は雄側のコネクタ（３）に供
給されるものである０また後述のメモリユニット（９）
から送出されるシーケンス信号はコネクタ（３）を介し
て出力回路（４）に入力され、出力回路（４）内に備え
られた第３図に示すようなリレー駆動回路−及びリレー
（！１）を制御するようになっておシ、このリレー（１
１）の出力は出力端子（５）を介してソレノイドやパル
スで一部等のシーケンス制御される負荷機器へ供給され
るものである。また電源端子（６）に接続された電源回
路（力は入力回路（２）及び出力回路（４）に電源を供
給すると共にコネクタ（３）を介して後述のメモリユニ
ット（９）にも電源を供給しているものである。そして
入力端子（１）、入力回路（２）、コネクタ（３）、出
力回路（４）、出力端子（５）、電源端子（６）、電源
回路（７）とでもってコント０−ルユニット（８）を構
成しているものである０ 次にメモリユニット（９）は、雌側のコネクタ（３１を
有しておシ、このコネクタ（３）を介して前述のコント
ロールユニット（８）の入力回路（２）および出力回路
（４）に接続されるメ芒り素子０２）を有している０こ
のメ芒り素子Ｑ２のデータ出力０萄の一部は第４図に示
すように外部プリント板上の帰還回路０４）を介して、
アドレス人力０６）の一部に帰還されており、この帰還
回路（１４）によりメｔり素子ｔ１２）Ｋ対して次々に
新たなアドレス信号が入力されることになり、複雑な論
理演算ができるようになっている０かかるメモリユニッ
ト（９）に内層されるメ亡り素子Ｏｎとしては主として
ＲＯＭが使用されるが一バッテリバックアップを付加し
たＲＡＭを用いてもかまわないＯそして別々のプｏＪラ
ムを記憶したカセット式のメモリユニット（９）をコネ
クタ（３） （３）によシ差し換えることにより、容易
に別のシーケンス制御を行なえるようになっている。本
実施例においてはメｔり素子ａ日としてＥＦＲＯＭ（消
去可能で再プＯり５ム可能なＲＯＭ、具体的にはインテ
ル社の２７１６等）を使用しておシ、メモリユニット（
９）の窓部Ｏ４から紫外線を照射することにより一旦記
憶したプロクラムを消去し、ＲＯＭライタを用いて別の
プロクラムを記憶させ得るようになっている０上述のコ
シトロールユニット（８）、メモリユニット（９）の動
作をまとめると、入力端子（１）、（１）・・・のなか
で起動信号を入力するための起動端子に起動信号を入れ
てメモリユニット（９）のプロクラムに従いシーケンス
動作を開始し、シーケンス動作を進行させるためのセン
サ入力信号によシブ０ジラム順序どうり出力信号が出力
され、プロクラムが終るまで一連のシーケンス動作が行
なわれる０シ一ケンス動作中において停止させる必要が
あるときは入力端子（１）の停止端子に停止信号を入力
することにより停止できる０ ここで必要によシタイマ手段をコント０−ルユニット（
８）の出力端子（５）と入力端子（１）との間に接続し
てタイマ手段の限時調整部を操作して所要時限を入力側
にフィードバックできる０具体的には、公知のＣＲタイ
マ、経時表示可能なデジタルタイマ等を用いればよい０
またカウンタも同様に接続してカウント数やカウント完
了信号によるシーケンス信号も出力させ得る０ しかして第５図は本発明の出力試験器の上面側および下
面側の外観を示すものであり、同図に示すように出力試
験器（Ｉ７）はメモリユニット（９）とほぼ同形のカセ
ット式ケース（Ｉ＠の下面側に雌形のコネクタ（Ｌ１２
を設けて、メモリユニット（９）の代わりにコントロー
ルユニット（８）に装着できるようになっている。第６
図は出力試験器０？）とコントロールユニット（８）と
の接続関係を示す回路図である０同図に示すように、〕
コントロールユニット８）から供給Ｍｏ ＝ Ｍｙは第
５図（ａ）に示すように出力試験器ａηの上面側に外部
から操作可能に設けられている０したがって操作片Ｍｏ
＝ Ｍｙをオン側またはオフ側に各別に設定すると、
出力回路（４）の各人力Ｄａ＝Ｄ７には任意の入力を与
えることができるものであり、これによってコントロー
ルユニット（８）の出力回路（４）内のりレー駆動回路
叫やリレーｔｏ）、および出力端子（５）に接続された
負荷機器が正常に動作するかどうかを容易にチェックで
きるものである０なおコントロールユニット（８）の上
面に、第１図に示すように入力回路（２）および出力回
路（４）の動作を示す発光タイオードＬを設けておけば
、各操作片Ｍ０〜Ｍ２の操作に伴う出力回路（４）の動
作の有無を発光タイオードＬの点灯および消灯によって
確認することができるので頗る好都合なものである。ま
え木実施例の説明においては、出力試験器（Ｉηのスイ
ッチＳ。
図はカセット式のメモリユニット（９）を有するシーケ
ンス制御装置の外観を示すものでありＳｌずコントロー
ルユニット（８）には光電スイッチやリニットスイ→チ
ー近接スイッチ等のセンサ入力信号と起動・停止信号、
共通線等を接続する入力端子（１）が複数個備えてあシ
、これら入力端子（１）、（１１・・・は第２図のブロ
ック図に示すように本トカプラなどによる内・終結縁手
段を有する入力回路（２）に接続しである０この入力回
路（２）を介して入力信号は雄側のコネクタ（３）に供
給されるものである０また後述のメモリユニット（９）
から送出されるシーケンス信号はコネクタ（３）を介し
て出力回路（４）に入力され、出力回路（４）内に備え
られた第３図に示すようなリレー駆動回路−及びリレー
（！１）を制御するようになっておシ、このリレー（１
１）の出力は出力端子（５）を介してソレノイドやパル
スで一部等のシーケンス制御される負荷機器へ供給され
るものである。また電源端子（６）に接続された電源回
路（力は入力回路（２）及び出力回路（４）に電源を供
給すると共にコネクタ（３）を介して後述のメモリユニ
ット（９）にも電源を供給しているものである。そして
入力端子（１）、入力回路（２）、コネクタ（３）、出
力回路（４）、出力端子（５）、電源端子（６）、電源
回路（７）とでもってコント０−ルユニット（８）を構
成しているものである０ 次にメモリユニット（９）は、雌側のコネクタ（３１を
有しておシ、このコネクタ（３）を介して前述のコント
ロールユニット（８）の入力回路（２）および出力回路
（４）に接続されるメ芒り素子０２）を有している０こ
のメ芒り素子Ｑ２のデータ出力０萄の一部は第４図に示
すように外部プリント板上の帰還回路０４）を介して、
アドレス人力０６）の一部に帰還されており、この帰還
回路（１４）によりメｔり素子ｔ１２）Ｋ対して次々に
新たなアドレス信号が入力されることになり、複雑な論
理演算ができるようになっている０かかるメモリユニッ
ト（９）に内層されるメ亡り素子Ｏｎとしては主として
ＲＯＭが使用されるが一バッテリバックアップを付加し
たＲＡＭを用いてもかまわないＯそして別々のプｏＪラ
ムを記憶したカセット式のメモリユニット（９）をコネ
クタ（３） （３）によシ差し換えることにより、容易
に別のシーケンス制御を行なえるようになっている。本
実施例においてはメｔり素子ａ日としてＥＦＲＯＭ（消
去可能で再プＯり５ム可能なＲＯＭ、具体的にはインテ
ル社の２７１６等）を使用しておシ、メモリユニット（
９）の窓部Ｏ４から紫外線を照射することにより一旦記
憶したプロクラムを消去し、ＲＯＭライタを用いて別の
プロクラムを記憶させ得るようになっている０上述のコ
シトロールユニット（８）、メモリユニット（９）の動
作をまとめると、入力端子（１）、（１）・・・のなか
で起動信号を入力するための起動端子に起動信号を入れ
てメモリユニット（９）のプロクラムに従いシーケンス
動作を開始し、シーケンス動作を進行させるためのセン
サ入力信号によシブ０ジラム順序どうり出力信号が出力
され、プロクラムが終るまで一連のシーケンス動作が行
なわれる０シ一ケンス動作中において停止させる必要が
あるときは入力端子（１）の停止端子に停止信号を入力
することにより停止できる０ ここで必要によシタイマ手段をコント０−ルユニット（
８）の出力端子（５）と入力端子（１）との間に接続し
てタイマ手段の限時調整部を操作して所要時限を入力側
にフィードバックできる０具体的には、公知のＣＲタイ
マ、経時表示可能なデジタルタイマ等を用いればよい０
またカウンタも同様に接続してカウント数やカウント完
了信号によるシーケンス信号も出力させ得る０ しかして第５図は本発明の出力試験器の上面側および下
面側の外観を示すものであり、同図に示すように出力試
験器（Ｉ７）はメモリユニット（９）とほぼ同形のカセ
ット式ケース（Ｉ＠の下面側に雌形のコネクタ（Ｌ１２
を設けて、メモリユニット（９）の代わりにコントロー
ルユニット（８）に装着できるようになっている。第６
図は出力試験器０？）とコントロールユニット（８）と
の接続関係を示す回路図である０同図に示すように、〕
コントロールユニット８）から供給Ｍｏ ＝ Ｍｙは第
５図（ａ）に示すように出力試験器ａηの上面側に外部
から操作可能に設けられている０したがって操作片Ｍｏ
＝ Ｍｙをオン側またはオフ側に各別に設定すると、
出力回路（４）の各人力Ｄａ＝Ｄ７には任意の入力を与
えることができるものであり、これによってコントロー
ルユニット（８）の出力回路（４）内のりレー駆動回路
叫やリレーｔｏ）、および出力端子（５）に接続された
負荷機器が正常に動作するかどうかを容易にチェックで
きるものである０なおコントロールユニット（８）の上
面に、第１図に示すように入力回路（２）および出力回
路（４）の動作を示す発光タイオードＬを設けておけば
、各操作片Ｍ０〜Ｍ２の操作に伴う出力回路（４）の動
作の有無を発光タイオードＬの点灯および消灯によって
確認することができるので頗る好都合なものである。ま
え木実施例の説明においては、出力試験器（Ｉηのスイ
ッチＳ。
〜Ｓ１の一端側に印加される電圧をコントロールユニッ
ト（８）の側から供給するようにした例を示したが、出
力試験器（１ｆ）の内に電池を内蔵してコントロールユ
ニット（８）からの電源供給を省略するようにしてもか
まわない０ 本発明は以上のように構成されており、コントロールユ
ニットのコネクタに差し込まれる力ｔット式のメモリユ
ニットを交換することによシシーケシス制御動作を自由
に変更できるようＫＬ＆シーケンス制御装置において、
上記メモリユニットと略同形のカセット式ケースを設け
て、このカセット式ケースにコントロールユニットのコ
ネクタに接続されるコネクタと、ケース外部から操作可
能な複数個のオンオフスイッチとを設けて、各オンオフ
スイッチの開閉操作によ多形成され九データ出力をコネ
クタを介して出力回路に供給するようにし九ものである
から、出力試験器を内蔵したカセット式ケースをメモリ
ユニットの代わりに差し込んで、複数個のオンオフスイ
ッチを各別に操作することによシ、コント０−ルユニッ
トの出力回路や、出力回路に接続された負荷機器が正常
に動作するかどうかを容易にチェックすることができる
という利点を有するものである。
ト（８）の側から供給するようにした例を示したが、出
力試験器（１ｆ）の内に電池を内蔵してコントロールユ
ニット（８）からの電源供給を省略するようにしてもか
まわない０ 本発明は以上のように構成されており、コントロールユ
ニットのコネクタに差し込まれる力ｔット式のメモリユ
ニットを交換することによシシーケシス制御動作を自由
に変更できるようＫＬ＆シーケンス制御装置において、
上記メモリユニットと略同形のカセット式ケースを設け
て、このカセット式ケースにコントロールユニットのコ
ネクタに接続されるコネクタと、ケース外部から操作可
能な複数個のオンオフスイッチとを設けて、各オンオフ
スイッチの開閉操作によ多形成され九データ出力をコネ
クタを介して出力回路に供給するようにし九ものである
から、出力試験器を内蔵したカセット式ケースをメモリ
ユニットの代わりに差し込んで、複数個のオンオフスイ
ッチを各別に操作することによシ、コント０−ルユニッ
トの出力回路や、出力回路に接続された負荷機器が正常
に動作するかどうかを容易にチェックすることができる
という利点を有するものである。
第１図は本発明の出力試験器を用いるシーケシス制御装
置の外観を示す斜視図、第２図は同上のブロック回路図
、第３図は同上の要部回路図、第４図は同上のメモリユ
ニットの内部構成を示すブロック回路図、第５図＜ａ：
） （ｂ）は同上の出力試験器の外観を示す斜視図、第
６図は同上の出力試験器の内部構成を示すブロック回路
図である０（２）は入力回路、（３１（３）’はコネク
タ、（４）は出力回路、（８）はコントロールユニット
５（９）はメモリユニット、０埠はメ℃り素子、賭はデ
ータ出力、Ｉは帰還回路、（Ｉ＠はアドレス入力、Ｑ′
６は出力試験器、賭はコネクタである。 代理人 弁理士 石 １）長 七 第３図 １゜ 第４図 竿５ ［’４ （ａ）（ｂ） 竿６図
置の外観を示す斜視図、第２図は同上のブロック回路図
、第３図は同上の要部回路図、第４図は同上のメモリユ
ニットの内部構成を示すブロック回路図、第５図＜ａ：
） （ｂ）は同上の出力試験器の外観を示す斜視図、第
６図は同上の出力試験器の内部構成を示すブロック回路
図である０（２）は入力回路、（３１（３）’はコネク
タ、（４）は出力回路、（８）はコントロールユニット
５（９）はメモリユニット、０埠はメ℃り素子、賭はデ
ータ出力、Ｉは帰還回路、（Ｉ＠はアドレス入力、Ｑ′
６は出力試験器、賭はコネクタである。 代理人 弁理士 石 １）長 七 第３図 １゜ 第４図 竿５ ［’４ （ａ）（ｂ） 竿６図
Claims (1)
- （１） シーケンス制御装置を記憶するメ℃り素子と
・メ℃り素子のデータ出力の一部をアドレス入力の一部
として帰還する帰還回路と、メ℃り素子のデータ出力お
よびアドレス入力を外部回路に接続する第１のコネクタ
とを設けたカセット式のメモリユニットと、メモリユニ
ットの第１のコネクタに接続される第２のコネクタと、
第２のコネクタを介してメモリ素子にアドレス入力を供
給する入力回路と、第２のコネクタを介して供給される
メモリ素子からのデータ出力に応じて負荷機器を駆動す
る出力回路とを有するコント０−ルユニットとからなる
シーケンス制御装置において、上記メモリユニットと略
同形の九セット式ケースを設けて、このカセット式ケー
スに第２のコネクタと接続される第３のコネクタと、ケ
ース外部から・操作可能な複数個のオンオフスイッチと
を設けて、各オンオフスイッチの開閉操作によシ形成さ
れたデータ出力を第３のコネクタを介して出力回路に供
給するようにして成ることを特徴とするシーケンス制御
装置の出力試験器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56199367A JPS5899807A (ja) | 1981-12-09 | 1981-12-09 | シ−ケンス制御装置の出力試験器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56199367A JPS5899807A (ja) | 1981-12-09 | 1981-12-09 | シ−ケンス制御装置の出力試験器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5899807A true JPS5899807A (ja) | 1983-06-14 |
Family
ID=16406573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56199367A Pending JPS5899807A (ja) | 1981-12-09 | 1981-12-09 | シ−ケンス制御装置の出力試験器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5899807A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62100815A (ja) * | 1985-10-28 | 1987-05-11 | Omron Tateisi Electronics Co | プログラマブル・コントロ−ラ |
-
1981
- 1981-12-09 JP JP56199367A patent/JPS5899807A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62100815A (ja) * | 1985-10-28 | 1987-05-11 | Omron Tateisi Electronics Co | プログラマブル・コントロ−ラ |
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