JPS5910030A - Ａ−ｄ変換装置 - Google Patents
Ａ−ｄ変換装置Info
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- JPS5910030A JPS5910030A JP11923682A JP11923682A JPS5910030A JP S5910030 A JPS5910030 A JP S5910030A JP 11923682 A JP11923682 A JP 11923682A JP 11923682 A JP11923682 A JP 11923682A JP S5910030 A JPS5910030 A JP S5910030A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/145—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages
- H03M1/146—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages all stages being simultaneous converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
- H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
- H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はアナログ風圧をデジタル変換する八−り変換装
酋に関し、その目的は低分解ｈ）のＡ−Ｄ変換器で一分
解能の変換を安定に実施することかできる変投方法を提
供するものである。
酋に関し、その目的は低分解ｈ）のＡ−Ｄ変換器で一分
解能の変換を安定に実施することかできる変投方法を提
供するものである。
最近、ｍ子オーブンレンジ、ルームエアーコンテイショ
ナ鶴の家庭粗化１１１ノ品ではＡ−Ｄ変換器内蔵倶のマ
イクロコンピュータが広く使用されている。ここで内蔵
されている６ｉ１記Ａ−Ｄ変換器は、高分解能のものは
高価になるなどの理由により低分計能〔通′帛、８ヒツ
ト〕のものが使用される。
ナ鶴の家庭粗化１１１ノ品ではＡ−Ｄ変換器内蔵倶のマ
イクロコンピュータが広く使用されている。ここで内蔵
されている６ｉ１記Ａ−Ｄ変換器は、高分解能のものは
高価になるなどの理由により低分計能〔通′帛、８ヒツ
ト〕のものが使用される。
しかし、少しでも精度の高い制御が実行できるように、
廉価でしかも安定しｆ、＝＾分解ｒＩｒの変換器がＷ（
まれでいる。
廉価でしかも安定しｆ、＝＾分解ｒＩｒの変換器がＷ（
まれでいる。
本発明は、入力未知電圧と基準ｙＵ圧を比較してｒ’１
ｕ記入力未知璽圧が向れのレベル区分に属するかを判定
し判定されたレベル区分の最低電圧を前記入力未知ψ、
圧から差引いた補正電圧を出力する演糎増幅回１薩と、
デジタル変換基準ｍ圧入力端子にＨｉｌｔ）ピ基準魁圧
のうちの最低レベル区分の上限市、圧が印加され変換入
力端子に１ｊｉｒ記補正電圧が印加される比率変換型ア
ナログ・デジタル変換器と、前記最低市、王に相当する
Ｎ、ビット〔但し、Ｎ２は整数〕のデジタル信号を出力
するコータとを設け、前記比率変換型アナログ・デジタ
ル変換器のＮ１ビット〔（ｕし％Ｎ、？ま整数〕の変換
出力を下位側ビット出力としＤＩ記ココー出力のＮ２ビ
ットを上位側ビット出力として（Ｎ十Ｎ、）ビットを変
換出力としたことを特徴とし、入力未知電圧のレベル区
分の判別と補正電圧を作ることによつて廉価な低分解能
のＡ−Ｄ変換器で高分解能のデジタル変換を実行するこ
とができ、まｔこ、Ａ−Ｄ変換器のデジタル変換基準電
圧入力端子には前記レベル区分の判別の際の最低レベル
区分の上限電圧を印加したため、レベルＤＨ［：Ａ−Ｄ
’ｆｍｌｌのフルスケールとが一致し、安定な動作がＷ
１待できるものである。
ｕ記入力未知璽圧が向れのレベル区分に属するかを判定
し判定されたレベル区分の最低電圧を前記入力未知ψ、
圧から差引いた補正電圧を出力する演糎増幅回１薩と、
デジタル変換基準ｍ圧入力端子にＨｉｌｔ）ピ基準魁圧
のうちの最低レベル区分の上限市、圧が印加され変換入
力端子に１ｊｉｒ記補正電圧が印加される比率変換型ア
ナログ・デジタル変換器と、前記最低市、王に相当する
Ｎ、ビット〔但し、Ｎ２は整数〕のデジタル信号を出力
するコータとを設け、前記比率変換型アナログ・デジタ
ル変換器のＮ１ビット〔（ｕし％Ｎ、？ま整数〕の変換
出力を下位側ビット出力としＤＩ記ココー出力のＮ２ビ
ットを上位側ビット出力として（Ｎ十Ｎ、）ビットを変
換出力としたことを特徴とし、入力未知電圧のレベル区
分の判別と補正電圧を作ることによつて廉価な低分解能
のＡ−Ｄ変換器で高分解能のデジタル変換を実行するこ
とができ、まｔこ、Ａ−Ｄ変換器のデジタル変換基準電
圧入力端子には前記レベル区分の判別の際の最低レベル
区分の上限電圧を印加したため、レベルＤＨ［：Ａ−Ｄ
’ｆｍｌｌのフルスケールとが一致し、安定な動作がＷ
１待できるものである。
以下、本発明の一実施例を第１図と第２図に基づいて説
明する、 第１図は８ビツトの比率変換型Ａ−Ｄ変換器（１）に外
部回路を付加して１０ビツトの変換出力を得る場合の構
成を示す。（２）は入力未知電圧Ｅｉｌが印加抗舶はＲ
８二Ｒ２＝Ｒ３に設定されている。（４）〜（７）は反
転入力（＝）に各基準電圧０ポルト％ ｅｌボルト、向
ボルト、ｅ３ホルトが印加され非反転入力（＋−）に前
記入力未知電圧Ｅｉｎが印加されｙ、＝演算増幅器で、
この演聯増幅脂（４）〜（７）の出力にはそれぞれＥｉ
ｎ、（Ｅｉｒｌ−ｅ＋）、（Ｅｉｎ ｈ）、（Ｅｉｎ
−ｅｓ ）の電圧が発生する６（８）〜αυは前記演
舞、増幅器（４）〜（７）の出力電圧ら、１ζ１、Ｅ２
、Ｅ３のレベル判定を行うコンパレータで、ここでＡｉ
ｒ記Ａ−Ｄ変換器（１）のフルスケールＦ、Ｓ時のＡ−
ＤＩ換器（１）の入力電圧をＥＭＡＸ（ここでＥＭＡＸ
＝ ｅ＋ ）とすると、各コンパレータ（３）〜０υ
はそれぞｆＩ Ｅｏ ＜ ＥＭＡＸ ｓ Ｏｍ Ｅｌ
＜ＥＭＡＸ 、 ０≦Ｅ！ ＜ Ｅ ＭＡＸ ％０≦
Ｅ３＜ＥＭＡＸを検出して出力が論理レベル“Ｈ”に股
転するよう構成されている。＠〜ａＧは一端がそれぞれ
前記演算増幅器（４）〜（７）の出力に接続され他端相
互が接続されｔこアナログ・スイッチで、このアナログ
・スイッチ０シ〜Ｕυはそれぞれそのレベル区分のコン
パレータ（８）〜αｐの出力が両地しベルパＩ４”に反
転しｆこ時にメイク状態となって前記Ａ−１）変換器（
１）の入力に印加される。ａｏは前記コンパレータ【８
〕〜ａυのうちの出力が論理レベル“Ｈ９′に反転して
いるコンパレータが属するレベル区分の酸０ＡＩＩＩＪ
、圧に相当する２ビツトのデジタル信号を出力するコー
タで、コンパレータ（８２〜０υがそれぞれ論理レベル
“ｌ（”に反転しＴこ場合にはコーダθｄ出力には、基
準−；１王０ ＊ ｅｌ ｓｅ！ ｈｅ＋に相当する２
ビツトのデジタル信号として下記表の信号を出力する。
明する、 第１図は８ビツトの比率変換型Ａ−Ｄ変換器（１）に外
部回路を付加して１０ビツトの変換出力を得る場合の構
成を示す。（２）は入力未知電圧Ｅｉｌが印加抗舶はＲ
８二Ｒ２＝Ｒ３に設定されている。（４）〜（７）は反
転入力（＝）に各基準電圧０ポルト％ ｅｌボルト、向
ボルト、ｅ３ホルトが印加され非反転入力（＋−）に前
記入力未知電圧Ｅｉｎが印加されｙ、＝演算増幅器で、
この演聯増幅脂（４）〜（７）の出力にはそれぞれＥｉ
ｎ、（Ｅｉｒｌ−ｅ＋）、（Ｅｉｎ ｈ）、（Ｅｉｎ
−ｅｓ ）の電圧が発生する６（８）〜αυは前記演
舞、増幅器（４）〜（７）の出力電圧ら、１ζ１、Ｅ２
、Ｅ３のレベル判定を行うコンパレータで、ここでＡｉ
ｒ記Ａ−Ｄ変換器（１）のフルスケールＦ、Ｓ時のＡ−
ＤＩ換器（１）の入力電圧をＥＭＡＸ（ここでＥＭＡＸ
＝ ｅ＋ ）とすると、各コンパレータ（３）〜０υ
はそれぞｆＩ Ｅｏ ＜ ＥＭＡＸ ｓ Ｏｍ Ｅｌ
＜ＥＭＡＸ 、 ０≦Ｅ！ ＜ Ｅ ＭＡＸ ％０≦
Ｅ３＜ＥＭＡＸを検出して出力が論理レベル“Ｈ”に股
転するよう構成されている。＠〜ａＧは一端がそれぞれ
前記演算増幅器（４）〜（７）の出力に接続され他端相
互が接続されｔこアナログ・スイッチで、このアナログ
・スイッチ０シ〜Ｕυはそれぞれそのレベル区分のコン
パレータ（８）〜αｐの出力が両地しベルパＩ４”に反
転しｆこ時にメイク状態となって前記Ａ−１）変換器（
１）の入力に印加される。ａｏは前記コンパレータ【８
〕〜ａυのうちの出力が論理レベル“Ｈ９′に反転して
いるコンパレータが属するレベル区分の酸０ＡＩＩＩＪ
、圧に相当する２ビツトのデジタル信号を出力するコー
タで、コンパレータ（８２〜０υがそれぞれ論理レベル
“ｌ（”に反転しＴこ場合にはコーダθｄ出力には、基
準−；１王０ ＊ ｅｌ ｓｅ！ ｈｅ＋に相当する２
ビツトのデジタル信号として下記表の信号を出力する。
く表〉
領Ｊ ＋；ｌ並−面列変換器で、Ａ−Ｉ）変換器（１）
出力の８ヒツトを下位側ビット、コータＱｆ１出力の２
ビツトを上位側ヒツトとして受は入れて、ビｙ ） ｔ
ｔ＋列で変掴出力（至）を順次出力す２＋ 、 ｆＪ：
ｊｉ・、前記Ａ−１）変拐器のデジタルに換基準紙吐入
力、には、最低レベル区分の上限値としての基準電圧ｅ
１が印加されている。
出力の８ヒツトを下位側ビット、コータＱｆ１出力の２
ビツトを上位側ヒツトとして受は入れて、ビｙ ） ｔ
ｔ＋列で変掴出力（至）を順次出力す２＋ 、 ｆＪ：
ｊｉ・、前記Ａ−１）変拐器のデジタルに換基準紙吐入
力、には、最低レベル区分の上限値としての基準電圧ｅ
１が印加されている。
第２図は入力米知電［Ｅｉｎに対する油算増幅器（４）
〜（７）の出力直圧Ｅ、〜Ｅ３を表わす。例えは人力未
知華、圧１．： ｉ ｎが自≦Ｅｉｎ ＜ ｅ２の場合
、コンパレータ（引出力が反転してアナログ・スイッチ
０３がメイク状麩となり、（Ｅｉｎ ｅｌ）がＡ−Ｄ
ｆ換器（１）の入力に印加されて８ビツトのデジタル信
号〔例えば“０ｏｔ）０００００”〕に変換される。こ
の時、コータ０１）出力は前記表から“０１”となり、
並−直列変換器θカ＼、 には上位ビットかう順に“０１００００００００”の１
０ビツトの変換出力（ト）がビット並列て入力される。
〜（７）の出力直圧Ｅ、〜Ｅ３を表わす。例えは人力未
知華、圧１．： ｉ ｎが自≦Ｅｉｎ ＜ ｅ２の場合
、コンパレータ（引出力が反転してアナログ・スイッチ
０３がメイク状麩となり、（Ｅｉｎ ｅｌ）がＡ−Ｄ
ｆ換器（１）の入力に印加されて８ビツトのデジタル信
号〔例えば“０ｏｔ）０００００”〕に変換される。こ
の時、コータ０１）出力は前記表から“０１”となり、
並−直列変換器θカ＼、 には上位ビットかう順に“０１００００００００”の１
０ビツトの変換出力（ト）がビット並列て入力される。
なお、上ｄピ実施例では、各基準電圧ｏ、ｅしｅ２１句
と前記入力未知ｗＩ！を圧Ｅｉｎとを４つのＩｉ算増幅
器（４）〜（７）を用いて同時に比較して入力未知−１
圧が伺れのレベル区分に属するかを判定したが、とＪＬ
Ｃよ基準電圧を順次切換えて時分割でレベル区分の判定
を実７＃４してもＩｆＬ１様の効果が得られる。
と前記入力未知ｗＩ！を圧Ｅｉｎとを４つのＩｉ算増幅
器（４）〜（７）を用いて同時に比較して入力未知−１
圧が伺れのレベル区分に属するかを判定したが、とＪＬ
Ｃよ基準電圧を順次切換えて時分割でレベル区分の判定
を実７＃４してもＩｆＬ１様の効果が得られる。
Ｊノ、ｌ説明のように本発明のＡ −Ｉ）変換方法によ
ると、低分角’Ｆ （ｒトのＡ −Ｉ）変換器とわオが
の外部（ロ）路をイス１加才ろｊごｉｔで品価なハ分解
能のＡ−Ｄ変換と同等の変換出力が得られ、卑ν品コス
トの低廉化にｊｈ与できる。まｆこ、最低レベル区分に
おけろＡ−Ｄ”＋２換器のテシタル変換がフルスケール
になっ１こ時には、４７／’ 賞’と判定レベル区分が
１つ上のレベル区分に切換ねる動作の安定し７ｔコもの
であり、正確なテジタル変換が期待できるものである。
ると、低分角’Ｆ （ｒトのＡ −Ｉ）変換器とわオが
の外部（ロ）路をイス１加才ろｊごｉｔで品価なハ分解
能のＡ−Ｄ変換と同等の変換出力が得られ、卑ν品コス
トの低廉化にｊｈ与できる。まｆこ、最低レベル区分に
おけろＡ−Ｄ”＋２換器のテシタル変換がフルスケール
になっ１こ時には、４７／’ 賞’と判定レベル区分が
１つ上のレベル区分に切換ねる動作の安定し７ｔコもの
であり、正確なテジタル変換が期待できるものである。
Ｈ４１図は本発明のＡ−Ｄｓ換方法の具体的な一実施例
の構成図、第２図は第１図の入出力特性図である。 （１）・・・比菫変換型Ａ −Ｌｌ変換器、（３）・・
・定市圧喧蝕、（４）〜（７）・・・１１ν１Φ＃ｌ藷
、（＋’ｌ）〜０υ・・・コンパレータ、叩〜ＯＱ・・
・アナロ゛グ・スイッチ、θＧ・・・コーグ、Ｅｉｎ゛
°“入力未知附圧 代地人 森木義弘
の構成図、第２図は第１図の入出力特性図である。 （１）・・・比菫変換型Ａ −Ｌｌ変換器、（３）・・
・定市圧喧蝕、（４）〜（７）・・・１１ν１Φ＃ｌ藷
、（＋’ｌ）〜０υ・・・コンパレータ、叩〜ＯＱ・・
・アナロ゛グ・スイッチ、θＧ・・・コーグ、Ｅｉｎ゛
°“入力未知附圧 代地人 森木義弘
Claims (1)
- 【特許請求の範囲】 １、 人力未知電圧と基準電圧を比較して前記人力未知
電圧が伺れのレベル区分に属するかを判定し判定された
レベル区分の最低電圧を前記入力未知電圧から差引い１
こ補正電圧を出力する演騨増幅回路と、デジタル変換基
準電圧入力端子に前記基準電圧のうちの最低レベル区分
の上限Ｖ圧が印加され変換入力端子に前記補正電圧が印
加される比率変換型アナログ・デジタル変換器と、前記
最低電圧に相当するＮ、ビット〔但し、Ｎ２は整数〕の
デジタルｆ言号を出力するコーグとを設け、Ｏ１Ｉ記比
率変換型アナログ・デジタル変換器のＮ１ヒーノト（（
Ｆ Ｌ−Ｎ＋は整数〕の変換出力を下位側ビット出力と
しＯｉｌ記コーダ出力のＮ、ビットを上位側ビット出力
として（Ｎ＋Ｎｚ）ビ・ソトを変換出力としｆ： Ａ
−Ｄ髪換装瞳。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11923682A JPS5910030A (ja) | 1982-07-08 | 1982-07-08 | Ａ−ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11923682A JPS5910030A (ja) | 1982-07-08 | 1982-07-08 | Ａ−ｄ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5910030A true JPS5910030A (ja) | 1984-01-19 |
Family
ID=14756328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11923682A Pending JPS5910030A (ja) | 1982-07-08 | 1982-07-08 | Ａ−ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5910030A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5235968A (en) * | 1975-09-16 | 1977-03-18 | Sony Corp | Analog digital convertor |
| JPS5623026A (en) * | 1979-08-03 | 1981-03-04 | Nec Corp | Analog-digital conversion unit |
| JPS5693426A (en) * | 1979-12-27 | 1981-07-29 | Toshiba Corp | Analogue-digital converter |
-
1982
- 1982-07-08 JP JP11923682A patent/JPS5910030A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5235968A (en) * | 1975-09-16 | 1977-03-18 | Sony Corp | Analog digital convertor |
| JPS5623026A (en) * | 1979-08-03 | 1981-03-04 | Nec Corp | Analog-digital conversion unit |
| JPS5693426A (en) * | 1979-12-27 | 1981-07-29 | Toshiba Corp | Analogue-digital converter |
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