JPS5910068B2 - バイポ−ラ論理回路 - Google Patents
バイポ−ラ論理回路Info
- Publication number
- JPS5910068B2 JPS5910068B2 JP50118224A JP11822475A JPS5910068B2 JP S5910068 B2 JPS5910068 B2 JP S5910068B2 JP 50118224 A JP50118224 A JP 50118224A JP 11822475 A JP11822475 A JP 11822475A JP S5910068 B2 JPS5910068 B2 JP S5910068B2
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- JP
- Japan
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- transistor
- collector
- region
- emitter
- epitaxial layer
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/63—Combinations of vertical and lateral BJTs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/091—Integrated injection logic or merged transistor logic
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
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- Bipolar Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
この発明は半導体基板上にエピタキシャル層が設けられ
、この層内に１個のエミッタ領域、少くも１個の付加コ
レクタ領域および１個の出力コレクタ領域を備えたバイ
ポーラ論理回路に係る。
、この層内に１個のエミッタ領域、少くも１個の付加コ
レクタ領域および１個の出力コレクタ領域を備えたバイ
ポーラ論理回路に係る。
かかる論理回路は公知であり、例えば刊行物ＩＥＥＥ工
９７４年国際固体回路会議、１８および工９頁に、「
ＣｕｒｒｅｎｔＨｏ廚ｉｎｇＬｏｇｉｃ−ＡＮｅＷＬｏ
ｇｉｃｆｏｒＬＳＩｗｉｔｈＮｏｉｓｅＩｍｍｕｎｉｔ
ｙ」の題目でバイポーラＣＨＬ回路が記載されている。
その第１図に示されたＣＨＬ素子は、主としてエミッタ
Ｅおよび出力コレクタＣｏの間に付加のコレクタＣｌを
持つｐｎｐトランジスタである。エミッタおよび出力コ
レクタの間に電流が流れる際このＣＨＬ素子は普通のｐ
ｎｐトランジスタとして作用する。しかし制御コレクタ
ＣｌがエミッタＥに対し負のバイアス電圧を持つ場合に
は、制御コレクタＣｌは出力コレクタＣｏにそれまでに
集められた電荷キャリヤを吸収し、エミッタＥからコレ
クタＣｏへ至る逆方向電流のみが流れることになる。更
に付加のコレクタＣ’が備えられ、之が基板と接続され
、しかして電荷キャリヤが制御コレクタＣｌから拡散す
るのを防止する目的を持つ。
９７４年国際固体回路会議、１８および工９頁に、「
ＣｕｒｒｅｎｔＨｏ廚ｉｎｇＬｏｇｉｃ−ＡＮｅＷＬｏ
ｇｉｃｆｏｒＬＳＩｗｉｔｈＮｏｉｓｅＩｍｍｕｎｉｔ
ｙ」の題目でバイポーラＣＨＬ回路が記載されている。
その第１図に示されたＣＨＬ素子は、主としてエミッタ
Ｅおよび出力コレクタＣｏの間に付加のコレクタＣｌを
持つｐｎｐトランジスタである。エミッタおよび出力コ
レクタの間に電流が流れる際このＣＨＬ素子は普通のｐ
ｎｐトランジスタとして作用する。しかし制御コレクタ
ＣｌがエミッタＥに対し負のバイアス電圧を持つ場合に
は、制御コレクタＣｌは出力コレクタＣｏにそれまでに
集められた電荷キャリヤを吸収し、エミッタＥからコレ
クタＣｏへ至る逆方向電流のみが流れることになる。更
に付加のコレクタＣ’が備えられ、之が基板と接続され
、しかして電荷キャリヤが制御コレクタＣｌから拡散す
るのを防止する目的を持つ。
かかるＣＨＬ素子によＶ）ＮＯＲゲートおよびＮＡＮＤ
ゲートを構成することができる。文献「ｌｎｔｅｇｒａ
ｔｅｄｌｎｊｅｃｔｉｏｎＬｏｇｉｃ：Ａｎｅｗａｐｐ
ｒｏａｃｈｔｏＬＳＵＩＥＥＥジャーナル、固体回路、
巻ＳＣ−７，屋５，１９７２年１０月、３４６〜３５１
頁によう、横方向Ｐｎｐトランジスタ卦よび反転動作の
垂直方向Ｎｐｎトランジスタを持つ機能的に集積された
１２Ｌ基本回路が公知である。
ゲートを構成することができる。文献「ｌｎｔｅｇｒａ
ｔｅｄｌｎｊｅｃｔｉｏｎＬｏｇｉｃ：Ａｎｅｗａｐｐ
ｒｏａｃｈｔｏＬＳＵＩＥＥＥジャーナル、固体回路、
巻ＳＣ−７，屋５，１９７２年１０月、３４６〜３５１
頁によう、横方向Ｐｎｐトランジスタ卦よび反転動作の
垂直方向Ｎｐｎトランジスタを持つ機能的に集積された
１２Ｌ基本回路が公知である。
この発明の目的は集積密度を公知の回路に比して一層大
きくすることにある。
きくすることにある。
この目的は本発明によれば特許請求の範囲第１項に記載
された構成により達成される。
された構成により達成される。
この発明の重要な利点は、出力段の充分機能的な集積に
よ）、所要面積がほぼ一のみである点にある。
よ）、所要面積がほぼ一のみである点にある。
この発明の利点は、公知のＣＨＬ回路におけるような、
分離拡散部或は絶縁工程は必要としない点にある。
分離拡散部或は絶縁工程は必要としない点にある。
基本回路を作ることができることによ）公知のＬ２Ｌ配
置に比し場所的に節約される点が有利である。
置に比し場所的に節約される点が有利である。
次に図面についてこの発明を説明する。
第１図はこの発明による２出力を持つＮＣＲゲートの等
価回路、第２図は第１図のＮＣＲゲートのレイアウト、
第３図は２個のコレクタを１個の拡散領域に集めた第１
図による回路、第４図は第３図の回路のレイアウトを示
す。
価回路、第２図は第１図のＮＣＲゲートのレイアウト、
第３図は２個のコレクタを１個の拡散領域に集めた第１
図による回路、第４図は第３図の回路のレイアウトを示
す。
第１図は横方向Ｐｎｐトランジスタ１卦よび反転動作の
垂直方向Ｎｐｎトランジスタ２から成るこの発明による
ＮＣＲゲートを示す。
垂直方向Ｎｐｎトランジスタ２から成るこの発明による
ＮＣＲゲートを示す。
トランジスタ１のエミツタは線３と接続される。この線
を経て一定の給電電流を与えると良い。トランジスタ１
のベース１２は接地すると良い。１３，１４はトランジ
スタ１の制御コレクタ、１５はその出力コレクタであジ
、１５は同時に垂直方向Ｎｐｎトランジスタ２のベース
をなす。
を経て一定の給電電流を与えると良い。トランジスタ１
のベース１２は接地すると良い。１３，１４はトランジ
スタ１の制御コレクタ、１５はその出力コレクタであジ
、１５は同時に垂直方向Ｎｐｎトランジスタ２のベース
をなす。
トランジスタ２のエミツタ２３は接地すると良い。端子
２１，２２は、以後出力トランジスタと呼ぶトランジス
タ２の出力を示す。第２図は第１図のノアゲートの技術
的構造を示す。
２１，２２は、以後出力トランジスタと呼ぶトランジス
タ２の出力を示す。第２図は第１図のノアゲートの技術
的構造を示す。
図示しないＳｉ基板上にエピタキシャル層４が設けられ
る。このエピタキシャル層と基板との間に埋込み層があ
ると良い。この埋込み層はエピタキシャル層における電
位の相違を補償する目的を持つ。エピタキシャル層４は
、横方向Ｐｎｐトランジスタのベース領域１２訃よび反
転動作の垂ノ直方向Ｎｐｎトランジスタのエミツタ領域
２３を同時に形成する。
る。このエピタキシャル層と基板との間に埋込み層があ
ると良い。この埋込み層はエピタキシャル層における電
位の相違を補償する目的を持つ。エピタキシャル層４は
、横方向Ｐｎｐトランジスタのベース領域１２訃よび反
転動作の垂ノ直方向Ｎｐｎトランジスタのエミツタ領域
２３を同時に形成する。
この層はｎ形ドープであると良い。このエピタキシャル
層中に包含されるｐ形ドープの領域は斜線を施して示し
てある。点で示す領域は接触孔である。第２図中の既に
第１図について説明した各部には、対応する参照数字を
つけてある。第１図から分かるように、横方向Ｐｎｐト
ランジスタのベース領域１２並びに垂直方向出力トラン
ジスタのエミツタ領域２３は同じ電位、殊に接地電位に
あるので、構成要素の相互の絶縁が不髪なことは有利で
ある。
層中に包含されるｐ形ドープの領域は斜線を施して示し
てある。点で示す領域は接触孔である。第２図中の既に
第１図について説明した各部には、対応する参照数字を
つけてある。第１図から分かるように、横方向Ｐｎｐト
ランジスタのベース領域１２並びに垂直方向出力トラン
ジスタのエミツタ領域２３は同じ電位、殊に接地電位に
あるので、構成要素の相互の絶縁が不髪なことは有利で
ある。
この発明に卦いて絶縁の省略は、普通のＣＨＬ回路に比
してほぼ７０％の場所的節約をもたらす。エピタキシャ
ル層中に配置されたコレクタ６は過剰の電荷キヤリヤの
吸収に没立つ。
してほぼ７０％の場所的節約をもたらす。エピタキシャ
ル層中に配置されたコレクタ６は過剰の電荷キヤリヤの
吸収に没立つ。
このコレクタは接地すると良い。次に第１図、第２図の
この発明によるＮＣＲゲートの作用を説明する。
この発明によるＮＣＲゲートの作用を説明する。
横方向Ｐｎｐトランジスタのエミツタ１１は線３を経て
、給電電圧の正電位に接続されている。トランジスタ１
のベース１２卦よび出力トランジスタのエミツタ２３は
接地されている。エミツタ１１は給電電圧＋ＵＢの印加
の際、ベース１２をもつｎ形エピタキシャル層中に正孔
を注入する。これらの正孔はコレクタ１３の電位がエミ
ツタ１１の電位以下にある間、少くも一部はコレクタ１
３により吸収される。コレクタ１３が開放されている際
之は正孔の吸収により、エピタキシャル層中に正孔を逆
注人するに至るまで正電位に充電される。それから正孔
はコレクタ１４により吸収される。この場合、コレクタ
１４が開放されている際再び充電および正孔注人が生じ
、よつてコレクタ１３，１４が開放の場合コレクタ１５
へ至る電流が生じる。コレクタ１５は同時に垂直方向Ｎ
ｐｎ出力トランジスタ２のベースをなすので、この際電
流は接地端子へ流れる。すなわちコレクタ１３，１４が
開放の場合Ｐｎｐトランジスタ１は導通し、出力トラン
ジスタ２の出力２１，２２は接地電位に引き込まれるこ
とが分かる。しかしコレクタ１３或は１４が接地される
や、従つて電流を取るや、コレクタ１５は無電流゛であ
り、出力トランジスタ２は阻止となる。出力２１，２２
を経てなお逆方向電流が流れ得るのみである。出力２１
，２２の状態（電流の有、無）は、人力として役立つコ
レクタ１３，１４の状態のＮＣＲ論理結合に対応する。
横方向のＮｐｎトランジスタ卦よび反転動作の垂直方向
のＰｎｐトランジスタを持つ対応するノアゲートを構成
するためには、第１図卦よび第２図によるドープされた
全層卦よび領域を上記と反対にドープする。
、給電電圧の正電位に接続されている。トランジスタ１
のベース１２卦よび出力トランジスタのエミツタ２３は
接地されている。エミツタ１１は給電電圧＋ＵＢの印加
の際、ベース１２をもつｎ形エピタキシャル層中に正孔
を注入する。これらの正孔はコレクタ１３の電位がエミ
ツタ１１の電位以下にある間、少くも一部はコレクタ１
３により吸収される。コレクタ１３が開放されている際
之は正孔の吸収により、エピタキシャル層中に正孔を逆
注人するに至るまで正電位に充電される。それから正孔
はコレクタ１４により吸収される。この場合、コレクタ
１４が開放されている際再び充電および正孔注人が生じ
、よつてコレクタ１３，１４が開放の場合コレクタ１５
へ至る電流が生じる。コレクタ１５は同時に垂直方向Ｎ
ｐｎ出力トランジスタ２のベースをなすので、この際電
流は接地端子へ流れる。すなわちコレクタ１３，１４が
開放の場合Ｐｎｐトランジスタ１は導通し、出力トラン
ジスタ２の出力２１，２２は接地電位に引き込まれるこ
とが分かる。しかしコレクタ１３或は１４が接地される
や、従つて電流を取るや、コレクタ１５は無電流゛であ
り、出力トランジスタ２は阻止となる。出力２１，２２
を経てなお逆方向電流が流れ得るのみである。出力２１
，２２の状態（電流の有、無）は、人力として役立つコ
レクタ１３，１４の状態のＮＣＲ論理結合に対応する。
横方向のＮｐｎトランジスタ卦よび反転動作の垂直方向
のＰｎｐトランジスタを持つ対応するノアゲートを構成
するためには、第１図卦よび第２図によるドープされた
全層卦よび領域を上記と反対にドープする。
冒頭に述べた文献に対応して、エミツタ領域の適当な配
置にようＮＡＮＤゲートを作ることもできる。
置にようＮＡＮＤゲートを作ることもできる。
例えばかかるゲートの構成のため、第１図に卦いて１３
で示すコレクタを省き、１４で示すコレクタを２個の並
置されたコレクタに分割する。このことは上記文献の第
２図ＢＩＩＣ卦けるコレクタＣｌ，Ｃ２に対応する。第
３図および第４図の回路は、第１図卦よび第２図の回路
と比較して、特に小さな回路構造を達成し、したがつて
集積密度を一層大きくすることができる利点を有する。
第３図卦よび第４図の回路に卦いて、この発明によれば
第１図のコレクタ１４，１５を第３図のトランジスタ２
０のベース領域１５０ＶＣ総合する。之によジ回路の機
能は変らない。何となれば出力トランジスタ２０は、コ
レクタ１３０或は同時にベース領域である所のコレクタ
１５０への電流除去によジ、やはシ閉塞することができ
るからである。配置されたコレクタ６０は過剰の電荷キ
ヤリヤの吸収に没立つ。
で示すコレクタを省き、１４で示すコレクタを２個の並
置されたコレクタに分割する。このことは上記文献の第
２図ＢＩＩＣ卦けるコレクタＣｌ，Ｃ２に対応する。第
３図および第４図の回路は、第１図卦よび第２図の回路
と比較して、特に小さな回路構造を達成し、したがつて
集積密度を一層大きくすることができる利点を有する。
第３図卦よび第４図の回路に卦いて、この発明によれば
第１図のコレクタ１４，１５を第３図のトランジスタ２
０のベース領域１５０ＶＣ総合する。之によジ回路の機
能は変らない。何となれば出力トランジスタ２０は、コ
レクタ１３０或は同時にベース領域である所のコレクタ
１５０への電流除去によジ、やはシ閉塞することができ
るからである。配置されたコレクタ６０は過剰の電荷キ
ヤリヤの吸収に没立つ。
このコレクタは接地すると良い。
図面はこの発明の実施例を示し、第１図は２出力を持つ
ＮＣＲゲートの等価回路、第２図はそれのレイアウト、
第３図は２個のコレクタを１個の領域に集めた第１図に
よる回路、第４図はそのレイアウトを示す。 図に卦いて１，１０は横方向トランジスタ、２２０は垂
直トランジスタ、４，４０はエピタキシャル層を示す。
ＮＣＲゲートの等価回路、第２図はそれのレイアウト、
第３図は２個のコレクタを１個の領域に集めた第１図に
よる回路、第４図はそのレイアウトを示す。 図に卦いて１，１０は横方向トランジスタ、２２０は垂
直トランジスタ、４，４０はエピタキシャル層を示す。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上のエピタキシャル層中に横方向ｐｎｐ
（ｎｐｎ）トランジスタおよび反転動作する垂直方向ｎ
ｐｎ（ｐｎｐ）トランジスタを備えたバイポーラ論理回
路であつて、横方向トランジスタ１０はｐ（ｎ）ドープ
されたエミッタ領域１１０および垂直方向トランジスタ
２０のベースをも同時に形成するｐ（ｎ）ドープされた
コレクタ領域１５０を有し、エピタキシャル層４０は横
方向トランジスタ１０のベースおよび垂直方向トランジ
スタ２０のエミッタを形成し、横方向トランジスタのコ
レクタ領域１５０中に垂直方向トランジスタ２０のｎ（
ｐ）ドープされた出力コレクタ領域２１０、２２０がは
め込まれ、エミッタ領域１１０とエピタキシャル層４０
の間に給電電圧が印加され、エピタキシャル層４０中の
エミッタ領域１１０とｐ（ｎ）ドープされたコレクタ領
域１５０との間に付加的なｐ（ｎ）ドープされたコレク
タ領域１３０が備えられ、これが第１の制御入力として
用いられる端子を備えるようになつたものにおいて、ｐ
（ｎ）ドープされたコレクタ領域１５０は第２の制御入
力として用いられる端子を有することを特徴とするバイ
ポーラ論理回路。 ２ 横方向トランジスタ１０のｐ（ｎ）ドープされた別
のコレクタ領域６０が備えられることを特徴とする特許
請求の範囲第１項記載のバイポーラ論理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19742446649 DE2446649A1 (de) | 1974-09-30 | 1974-09-30 | Bipolare logikschaltung |
| DE2446649 | 1974-09-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5161260A JPS5161260A (ja) | 1976-05-27 |
| JPS5910068B2 true JPS5910068B2 (ja) | 1984-03-06 |
Family
ID=5927133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50118224A Expired JPS5910068B2 (ja) | 1974-09-30 | 1975-09-30 | バイポ−ラ論理回路 |
Country Status (8)
| Country | Link |
|---|---|
| JP (1) | JPS5910068B2 (ja) |
| BE (1) | BE833958A (ja) |
| CA (1) | CA1040319A (ja) |
| DE (1) | DE2446649A1 (ja) |
| FR (1) | FR2286557A1 (ja) |
| GB (1) | GB1531735A (ja) |
| IT (1) | IT1042857B (ja) |
| NL (1) | NL7511516A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2509530C2 (de) * | 1975-03-05 | 1985-05-23 | Ibm Deutschland Gmbh, 7000 Stuttgart | Halbleiteranordnung für die Grundbausteine eines hochintegrierbaren logischen Halbleiterschaltungskonzepts basierend auf Mehrfachkollektor-Umkehrtransistoren |
| DE2652103C2 (de) * | 1976-11-16 | 1982-10-28 | Ibm Deutschland Gmbh, 7000 Stuttgart | Integrierte Halbleiteranordnung für ein logisches Schaltungskonzept und Verfahren zu ihrer Herstellung |
| US4199776A (en) * | 1978-08-24 | 1980-04-22 | Rca Corporation | Integrated injection logic with floating reinjectors |
-
1974
- 1974-09-30 DE DE19742446649 patent/DE2446649A1/de not_active Ceased
-
1975
- 1975-09-11 GB GB37352/75A patent/GB1531735A/en not_active Expired
- 1975-09-25 IT IT27631/75A patent/IT1042857B/it active
- 1975-09-26 FR FR7529564A patent/FR2286557A1/fr active Granted
- 1975-09-29 BE BE160491A patent/BE833958A/xx unknown
- 1975-09-29 CA CA236,643A patent/CA1040319A/en not_active Expired
- 1975-09-30 NL NL7511516A patent/NL7511516A/xx not_active Application Discontinuation
- 1975-09-30 JP JP50118224A patent/JPS5910068B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| FR2286557B1 (ja) | 1980-04-18 |
| NL7511516A (nl) | 1976-04-01 |
| GB1531735A (en) | 1978-11-08 |
| IT1042857B (it) | 1980-01-30 |
| CA1040319A (en) | 1978-10-10 |
| FR2286557A1 (fr) | 1976-04-23 |
| BE833958A (fr) | 1976-01-16 |
| DE2446649A1 (de) | 1976-04-15 |
| JPS5161260A (ja) | 1976-05-27 |
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