JPS5910083B2 - トランジスタ回路 - Google Patents
トランジスタ回路Info
- Publication number
- JPS5910083B2 JPS5910083B2 JP51077037A JP7703776A JPS5910083B2 JP S5910083 B2 JPS5910083 B2 JP S5910083B2 JP 51077037 A JP51077037 A JP 51077037A JP 7703776 A JP7703776 A JP 7703776A JP S5910083 B2 JPS5910083 B2 JP S5910083B2
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- JP
- Japan
- Prior art keywords
- transistor
- source
- resistor
- drain
- auxiliary
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/50—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
この発明は電界効果トランジスタまたはバイポーラトラ
ンジスタによるソースフオロウ回路またはエミッタフオ
ロウ回路に関し、特に利得効率、伝送特性および直流動
作における安定性の改善に関する。
ンジスタによるソースフオロウ回路またはエミッタフオ
ロウ回路に関し、特に利得効率、伝送特性および直流動
作における安定性の改善に関する。
第１図は従来の電界効果トランジスタによるソースフオ
ロワ回路の一例である。
ロワ回路の一例である。
Ｑ１はソースフオロワ回路を構成する飽和特性の電界効
果トランジスタ（以下、ＦＥＴと記す）である。
果トランジスタ（以下、ＦＥＴと記す）である。
このＦＥＴＱ１のゲートは入力端子ＩＮに接続されると
ともに抵抗Ｒ１を介して接地され、ドレインは抵抗Ｒ２
を介して正極性の電源＋Ｖに接続され、ソースはバイポ
ーラトランジスタＱ３と抵抗Ｒ４から成る可変インピー
ダンス回路を介して負極性の電源−■に接続されるとと
もに、コンデンサＣ１を介して出力端子ＯＵＴに接続さ
れている。
ともに抵抗Ｒ１を介して接地され、ドレインは抵抗Ｒ２
を介して正極性の電源＋Ｖに接続され、ソースはバイポ
ーラトランジスタＱ３と抵抗Ｒ４から成る可変インピー
ダンス回路を介して負極性の電源−■に接続されるとと
もに、コンデンサＣ１を介して出力端子ＯＵＴに接続さ
れている。
この出力端子ＯＵＴは抵抗Ｒ６を介して接地されている
。
。
Ｑ２は飽和特性のＦＥＴであり、該Ｆ Ｅ Ｔ Ｑ２の
ゲートはＦＥＴＱ１のドレインに接続され、ドレインは
正極性の電源＋Ｖに、ソースは直列接続された抵抗Ｒ３
． Ｒ，を介して負極性の電源一■にそれぞれ接続され
ている。
ゲートはＦＥＴＱ１のドレインに接続され、ドレインは
正極性の電源＋Ｖに、ソースは直列接続された抵抗Ｒ３
． Ｒ，を介して負極性の電源一■にそれぞれ接続され
ている。
前記ＦＥＴＱ２と抵抗Ｒ３， Ｒ，は帰還回路を構成す
るもので、Ｆ Ｅ Ｔ Ｑｔのドレインに表われる信号
は、この帰還回路の抵抗Ｒ３とＲ，の接続点から前記可
変インピーダンス回路のトランジスタＱ３のベースに印
加される。
るもので、Ｆ Ｅ Ｔ Ｑｔのドレインに表われる信号
は、この帰還回路の抵抗Ｒ３とＲ，の接続点から前記可
変インピーダンス回路のトランジスタＱ３のベースに印
加される。
すなわち、Ｆ Ｅ Ｔ Ｑ１のドレインから送出される
信号は前記帰還回路および可変インピーダンス回路を介
してＦＥＴＱ１のソースに負帰還される。
信号は前記帰還回路および可変インピーダンス回路を介
してＦＥＴＱ１のソースに負帰還される。
また、前記帰還回路の抵抗Ｒ３，Ｒ５はＦＥＴＱＩのド
レインと可変インピーダンス回路のトランジスタＱ３の
ベース間の直流レベルを合わせるための直流レベルシフ
ト手段として作用する。
レインと可変インピーダンス回路のトランジスタＱ３の
ベース間の直流レベルを合わせるための直流レベルシフ
ト手段として作用する。
ところで上に述べた従来のソースフオロワ回路は、その
帰還回路内の直流レベルシフト手段としての抵抗Ｒ３，
Ｒ，が信号分をも減衰させてしまい，Ｆ Ｅ Ｔ Ｑ
１に充分な負帰還をかけることができない。
帰還回路内の直流レベルシフト手段としての抵抗Ｒ３，
Ｒ，が信号分をも減衰させてしまい，Ｆ Ｅ Ｔ Ｑ
１に充分な負帰還をかけることができない。
このことは、トランジスタ回路全体のいわゆる負帰還効
果が充分に活かされず、安定性、歪特性等の向上を妨げ
ることになることは明らかである０ この発明は叙上の点に鑑み、帰還回路内の直流レベルの
シフト手段を改良し利得効率の向上を計るとともに伝送
特性、直流動作の安定性および温度特性にも優れたトラ
ンジスタ回路を提供するものである。
果が充分に活かされず、安定性、歪特性等の向上を妨げ
ることになることは明らかである０ この発明は叙上の点に鑑み、帰還回路内の直流レベルの
シフト手段を改良し利得効率の向上を計るとともに伝送
特性、直流動作の安定性および温度特性にも優れたトラ
ンジスタ回路を提供するものである。
すなわち、この発明のトランジスタ回路は、ゲートに入
力信号が印加されまたドレインが定電流源を介して正極
性電源に接続されかつソースがポテンショメータの一方
の固定端子に接続されてこのポテンショメータの可動端
子からソースフオロワ出力信号を取り出すように構成さ
れたＦＥＴ主トランジスタと、ゲートに上記主トランジ
スタのドレインが接続されかつドレインが上記正極性電
源に接続された上記主トランジスタと同一人力特性の第
１のＦＥＴ補助トランジスタと、ベースに所定の直流電
位が印加されまたエミツタが抵抗を介して上記第１の補
助トランジスタのソースに接続されかつコレクタが抵抗
を介して負極性電源に接続された第２のバイポーラ補助
トランジスタとベースに上記第２の補助トランジスタの
コレクタが接続されまたエミツタが抵抗を介して上記負
極性電源に接続されかつコレクタが上記ポテンショメー
タの他方の固定端子に接続された第３のバイポーラ補助
トランジスタとを具備し、以て上記主トランジスタのソ
ースフオロワ動作に充分な量の負帰還を施すようにする
とともにこの主トランジスタの入出力特性における非直
線歪を打ち消すようにしたことを特徴とする。
力信号が印加されまたドレインが定電流源を介して正極
性電源に接続されかつソースがポテンショメータの一方
の固定端子に接続されてこのポテンショメータの可動端
子からソースフオロワ出力信号を取り出すように構成さ
れたＦＥＴ主トランジスタと、ゲートに上記主トランジ
スタのドレインが接続されかつドレインが上記正極性電
源に接続された上記主トランジスタと同一人力特性の第
１のＦＥＴ補助トランジスタと、ベースに所定の直流電
位が印加されまたエミツタが抵抗を介して上記第１の補
助トランジスタのソースに接続されかつコレクタが抵抗
を介して負極性電源に接続された第２のバイポーラ補助
トランジスタとベースに上記第２の補助トランジスタの
コレクタが接続されまたエミツタが抵抗を介して上記負
極性電源に接続されかつコレクタが上記ポテンショメー
タの他方の固定端子に接続された第３のバイポーラ補助
トランジスタとを具備し、以て上記主トランジスタのソ
ースフオロワ動作に充分な量の負帰還を施すようにする
とともにこの主トランジスタの入出力特性における非直
線歪を打ち消すようにしたことを特徴とする。
以下、この発明を第２図に示す実施例に基づき説明する
。
。
Ｑｔ（主トランジスタ）は第１図の回路におけるＱ１と
同じくソースフオロワ回路を構成する飽和特性のＦＥＴ
である。
同じくソースフオロワ回路を構成する飽和特性のＦＥＴ
である。
このＦＥＴＱ１のゲートは入力端子ＩＮに接続されると
ともに抵抗Ｒ１ を介して接地されている。
ともに抵抗Ｒ１ を介して接地されている。
該Ｆ Ｅ Ｔ Ｑ１のソースはポテンショメータＲｖ，
バイポーラトランジスタＱａ − Ｑｓ、抵抗Ｒ３
， Ｒ４， Ｒ５からなる可変インピーダンス回路を介
して負極性の電源一■に接続される。
バイポーラトランジスタＱａ − Ｑｓ、抵抗Ｒ３
， Ｒ４， Ｒ５からなる可変インピーダンス回路を介
して負極性の電源一■に接続される。
前記ポテンショメータＲｖの摺動タツプは出力端子ＯＵ
Ｔへ接続される。
Ｔへ接続される。
前記ＦＥＴＱ１のドレインは、トランジスタＱ４および
飽和特性のＦＥＴＱ５を介して正極性の電源＋■に接続
されている。
飽和特性のＦＥＴＱ５を介して正極性の電源＋■に接続
されている。
また、前記ＦＥＴＱ５はＦＥＴＱ１のドレイン負荷とな
るもので、このＦＥＴＱ５はそのゲートとソースが接続
され、定電流動作しており前記ＦＥＴＱ１にほぼ一定の
電流１１を供給している。
るもので、このＦＥＴＱ５はそのゲートとソースが接続
され、定電流動作しており前記ＦＥＴＱ１にほぼ一定の
電流１１を供給している。
したがって、Ｆ Ｅ Ｔ Ｑｌのドレイン負荷インピー
ダンスは、極めて高くほぼ一定に保たれ、入力信号は極
めて大きな利得で増幅されてトランジスタＱ４のコレク
タに表われる。
ダンスは、極めて高くほぼ一定に保たれ、入力信号は極
めて大きな利得で増幅されてトランジスタＱ４のコレク
タに表われる。
前記トランジスタＱ４は抵抗Ｒ２とともにブートストラ
ップ回路を構成している。
ップ回路を構成している。
すなわち、Ｆ Ｅ Ｔ Ｑ６はそのゲートとソースが接
続されており、定電流動作をするもので、このＦ Ｅ
Ｔ Ｑ６を介して抵抗Ｒ２にほぼ一定の電流１２を供給
し、抵抗Ｒ２の両端にほぼ一定の電圧降下を生じさせて
いる。
続されており、定電流動作をするもので、このＦ Ｅ
Ｔ Ｑ６を介して抵抗Ｒ２にほぼ一定の電流１２を供給
し、抵抗Ｒ２の両端にほぼ一定の電圧降下を生じさせて
いる。
かくしてトランジスタＱ４のベース電位はＦＥＴＱＩの
ドレインーソース間電圧が入力端子ＩＮに加えられる入
力信号によって変調（変動）されることを防いでいる。
ドレインーソース間電圧が入力端子ＩＮに加えられる入
力信号によって変調（変動）されることを防いでいる。
すなわちトランジスタへのブートストラップ効果により
ＦＥＴＱ１のドレインーソース間電圧が入力信号に関係
なくほぼ一定に保たれ、このＦ Ｅ Ｔ Ｑ１のゲート
・リーク電流は低い一定値に保たれる。
ＦＥＴＱ１のドレインーソース間電圧が入力信号に関係
なくほぼ一定に保たれ、このＦ Ｅ Ｔ Ｑ１のゲート
・リーク電流は低い一定値に保たれる。
ＦＥＴＱ１のドレイン出力信号（入力信号とは逆相）は
、ＦＥＴＱ２のゲートに印加される。
、ＦＥＴＱ２のゲートに印加される。
このＦＥＴＱ２（第１の補助トランジスタ）は、Ｆ Ｅ
Ｔ Ｑｔと同一の伝送特性を有し、トランジスタＱ７
、抵抗Ｒ７ − ＲＢ ＋ Ｒｇとともに帰還回路を構
成するもので、そのソースは抵抗Ｒ６、トランジスタＱ
７、抵抗Ｒ，を介して負極性の電源−■に接続され、ま
たそのドレインは正極性の電源＋■に接続されている。
Ｔ Ｑｔと同一の伝送特性を有し、トランジスタＱ７
、抵抗Ｒ７ − ＲＢ ＋ Ｒｇとともに帰還回路を構
成するもので、そのソースは抵抗Ｒ６、トランジスタＱ
７、抵抗Ｒ，を介して負極性の電源−■に接続され、ま
たそのドレインは正極性の電源＋■に接続されている。
前記トランジスタＱ７（第２の補助トランジスタ）はバ
イポーラトランジスタからなり、そのベースが抵抗Ｒ７
を介して正極性の電源＋■へ接続され所定の電位に保持
されるとともに抵抗Ｒ８を介して接地され、またそのコ
レクタは抵抗Ｒ，を介して負極性の電源−■に接続され
、いわゆるベース接地回路を構成している。
イポーラトランジスタからなり、そのベースが抵抗Ｒ７
を介して正極性の電源＋■へ接続され所定の電位に保持
されるとともに抵抗Ｒ８を介して接地され、またそのコ
レクタは抵抗Ｒ，を介して負極性の電源−■に接続され
、いわゆるベース接地回路を構成している。
そしてこのトランジスタＱ７のエミツタには、抵抗Ｒ６
を介して上記ＦＥＴＱ２のソースの信号が加えられる。
を介して上記ＦＥＴＱ２のソースの信号が加えられる。
換言すれば、前記ＦＥＴＱ２と前記トランジスタＱ７は
カスコード接続されている。
カスコード接続されている。
前記ＦＥＴＱ２およびトランジスタＱ７から構成される
帰還回路を通じて、前記ＦＥＴＱ１のドレイン出力信号
が前記可変インピーダンス回路のトランジスタＱ８のベ
ースに帰還される。
帰還回路を通じて、前記ＦＥＴＱ１のドレイン出力信号
が前記可変インピーダンス回路のトランジスタＱ８のベ
ースに帰還される。
そして上記帰還回路のトランジスタＱ７からなるベース
接地回路は、ＦＥＴＱ２のソースの信号の直流レベルを
、ＦＥＴＱ２のソースの出力信号を減衰させることなく
、前記トランジスタＱ３の直流レベルに適合するように
シフトを行なう。
接地回路は、ＦＥＴＱ２のソースの信号の直流レベルを
、ＦＥＴＱ２のソースの出力信号を減衰させることなく
、前記トランジスタＱ３の直流レベルに適合するように
シフトを行なう。
このトランジスタＱ３（第３の補助トランジスタ）は、
前記可変インピーダンス回路を構成するもので、そのコ
レクタが前記ポテンショメータＲｖを介してＦ Ｅ Ｔ
Ｑ１のソースに接続されており、そのベースは前記帰
還回路のトランジスタＱ７のコレクタに接続され、また
そのエミツタは抵抗Ｒ４およびトランジスタＱ８を介し
て負極性の電源一Ｖに接続されている。
前記可変インピーダンス回路を構成するもので、そのコ
レクタが前記ポテンショメータＲｖを介してＦ Ｅ Ｔ
Ｑ１のソースに接続されており、そのベースは前記帰
還回路のトランジスタＱ７のコレクタに接続され、また
そのエミツタは抵抗Ｒ４およびトランジスタＱ８を介し
て負極性の電源一Ｖに接続されている。
前記トランジスタＱ８には抵抗Ｒ３ ｔ Ｒ ５で決ま
る一定の電圧が加えられており、前記トランジスタＱ３
のベースの入力信号にかかわらず、このトランジスタＱ
３のエシツタ電位を一定に保持している。
る一定の電圧が加えられており、前記トランジスタＱ３
のベースの入力信号にかかわらず、このトランジスタＱ
３のエシツタ電位を一定に保持している。
前記帰還回路からの信号によりトランジスタＱ３のコレ
クタ抵抗が変化し、これによりＦＥＴＱ１のソースにＦ
ＥＴＱ１のドレイン出力信号が逆相で帰還される。
クタ抵抗が変化し、これによりＦＥＴＱ１のソースにＦ
ＥＴＱ１のドレイン出力信号が逆相で帰還される。
すなわち、ＦＥＴＱＩのドレイン出力信号が、帰還回路
および可変インピーダンス回路を介してこのＦ Ｅ Ｔ
Ｑ１のソースに負帰還されている。
および可変インピーダンス回路を介してこのＦ Ｅ Ｔ
Ｑ１のソースに負帰還されている。
更に、前記ＦＥＴＱ２とＦＥＴＱ，は伝送特性の観点か
らペア選別されたものを用いることによってこれらＦ
Ｅ Ｔ Ｑ１及びＱ２を同一の伝達特性のもので構成す
れば、これら電界効果トランジスタ固有の入出力特性の
非直線歪をほぼ完全に相互に打消すことができる。
らペア選別されたものを用いることによってこれらＦ
Ｅ Ｔ Ｑ１及びＱ２を同一の伝達特性のもので構成す
れば、これら電界効果トランジスタ固有の入出力特性の
非直線歪をほぼ完全に相互に打消すことができる。
なお、前記ポテンショメータＲｖは出力端子ＯＵＴの直
流電位を接地電位に調節するために設けられている。
流電位を接地電位に調節するために設けられている。
今、ＦＥＴＱ５−Ｑａのドレイン電流ＩＤＳＳは、ある
固有の値で周囲温度によりほとんど変動しないことが知
られている。
固有の値で周囲温度によりほとんど変動しないことが知
られている。
例えばソニー社製２８Ｋ一４３の場合、ドレインーソー
ス間電圧ＶＤＳ”１０■、ゲートーソース間電圧ＶＣ｝
ｓ ＝ ｏ ｖのときのドレイン電流ＩＤＳＳは第３図
に示すように固有の値ＩＰで周囲の温度に関係なく一定
となる。
ス間電圧ＶＤＳ”１０■、ゲートーソース間電圧ＶＣ｝
ｓ ＝ ｏ ｖのときのドレイン電流ＩＤＳＳは第３図
に示すように固有の値ＩＰで周囲の温度に関係なく一定
となる。
したがってＦ Ｅ Ｔ Ｑ−， − Ｑａのドレイン電
流ＩＤＳＳを周囲温度に影響されないような値に選べば
、ポテンショメータＲｖの電圧降下は（ ｓ １ ＋
１２ ）Ｒｖとなり、周囲温度にかかわらず一定となり
、出力端子ＯｉＪＴは接地電位に保持できる。
流ＩＤＳＳを周囲温度に影響されないような値に選べば
、ポテンショメータＲｖの電圧降下は（ ｓ １ ＋
１２ ）Ｒｖとなり、周囲温度にかかわらず一定となり
、出力端子ＯｉＪＴは接地電位に保持できる。
また、Ｆ Ｅ Ｔ Ｑ５ ，Ｑａは定電流動作をするた
めに、電源電圧＋Ｖの変動に対しても、ポテンショメー
タＲｖに流れる電流（ｔｌ＋ｔ２）をほぼ一定に保つこ
とができ、出力端子ＯＵＴを電源電圧の変動にかかわり
なく接地電位に保持することができる。
めに、電源電圧＋Ｖの変動に対しても、ポテンショメー
タＲｖに流れる電流（ｔｌ＋ｔ２）をほぼ一定に保つこ
とができ、出力端子ＯＵＴを電源電圧の変動にかかわり
なく接地電位に保持することができる。
したがって、直流入力、直流出力が必要となる用途、例
えば測定器等のインタフェース回路等に用いる場合極め
て有効であり、しかも第１図に示した従来のトランジス
タ回路の出力コンデンサＣ１等のりアクタンス要素が除
去され得るために過渡特性等も極めて良好である。
えば測定器等のインタフェース回路等に用いる場合極め
て有効であり、しかも第１図に示した従来のトランジス
タ回路の出力コンデンサＣ１等のりアクタンス要素が除
去され得るために過渡特性等も極めて良好である。
以上に述べたように、この発明のトランジスタ回路は、
帰還回路内のレベルシフト手段としてトランジスタによ
るベース接地回路を用いたため、信号成分を減衰させる
ことなく忠実に伝送しかつｉｌＩ流レベルを適切にシフ
トできるため、充分な負帰還をかけて利得効率の改善、
歪率や周波数特性等の伝送特性の向上および温度、電源
電圧の変動等に対する高い安定性等の優れた効果を有す
る。
帰還回路内のレベルシフト手段としてトランジスタによ
るベース接地回路を用いたため、信号成分を減衰させる
ことなく忠実に伝送しかつｉｌＩ流レベルを適切にシフ
トできるため、充分な負帰還をかけて利得効率の改善、
歪率や周波数特性等の伝送特性の向上および温度、電源
電圧の変動等に対する高い安定性等の優れた効果を有す
る。
第１図は、従来のソースフオロワ回路を示す回路図、第
２図は、この発明の一実施例を示す回路図、第３図は、
飽和特性電界効果トランジスタのドレイン電流対温度特
性を表わす特性図である。 Ｑ１・・・・・・ソースフオロワ回路を構成する電界効
果トランジスタ、Ｑ２・・・・・・帰還用電界効果トラ
ンジスタ、Ｑ３・・・・・・可変インピーダンス回路を
構成するＮＰＮ型トランジスタ、Ｑ７・・・・・・レベ
ルシフト用ＰＮＰ型トランジスタ、Ｒ１，・・・，Ｒ，
・・・・・・抵抗。
２図は、この発明の一実施例を示す回路図、第３図は、
飽和特性電界効果トランジスタのドレイン電流対温度特
性を表わす特性図である。 Ｑ１・・・・・・ソースフオロワ回路を構成する電界効
果トランジスタ、Ｑ２・・・・・・帰還用電界効果トラ
ンジスタ、Ｑ３・・・・・・可変インピーダンス回路を
構成するＮＰＮ型トランジスタ、Ｑ７・・・・・・レベ
ルシフト用ＰＮＰ型トランジスタ、Ｒ１，・・・，Ｒ，
・・・・・・抵抗。
Claims (1)
- 【特許請求の範囲】 １ 電界効果トランジスタからなり、ゲートに入力信号
が印加され、ドレインが定電流源を介して正極性電源に
接続され、ソースがポテンショメータの一方の固定端子
に接続され、このポテンショメータの可動端子からンー
スフオロワ出力信号を取り出すように構成してなる主ト
ランジスタと、この主トランジスタと同一人出力特性を
有する電界効果トランジスタからなり、ゲートに上記主
トランジスタのドレインが接続され、ドレインが上記正
極性電源に接続されてなる第１の補助トランジスタと、 バイポーラトランジスタからなり、ベースに所定の直流
電位が印加され、エミツタが抵抗を介して上記第１の補
助トランジスタのソースに接続され、コレクタが抵抗を
介して負極性電源に接続されてなる第２の補助トランジ
スタと、 バイポーラトランジスタからなり、ベースに上記第２の
補助トランジスタのコレクタが接続され、エミツタが抵
抗を介して上記負極性電源に接続され、コレクタが上記
ポテンショメータの他方の固定端子に接続されてなる第
３の補助トランジスタとを具備し、 上記主トランジスタのソースフオロウ動作に充分な量の
負帰還を施すようにするとともにこの主トランジスタの
入出力特性における非直線歪を打ち消すようにしたこと
を特徴とするトランジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51077037A JPS5910083B2 (ja) | 1976-07-01 | 1976-07-01 | トランジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51077037A JPS5910083B2 (ja) | 1976-07-01 | 1976-07-01 | トランジスタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS533763A JPS533763A (en) | 1978-01-13 |
| JPS5910083B2 true JPS5910083B2 (ja) | 1984-03-07 |
Family
ID=13622554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51077037A Expired JPS5910083B2 (ja) | 1976-07-01 | 1976-07-01 | トランジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5910083B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57160222U (ja) * | 1981-04-03 | 1982-10-07 | ||
| JPS5875909A (ja) * | 1981-10-31 | 1983-05-07 | Mitsubishi Electric Corp | オペアンプ回路 |
-
1976
- 1976-07-01 JP JP51077037A patent/JPS5910083B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS533763A (en) | 1978-01-13 |
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