JPS59100931A - デ−タ転送回路 - Google Patents
デ−タ転送回路Info
- Publication number
- JPS59100931A JPS59100931A JP21164782A JP21164782A JPS59100931A JP S59100931 A JPS59100931 A JP S59100931A JP 21164782 A JP21164782 A JP 21164782A JP 21164782 A JP21164782 A JP 21164782A JP S59100931 A JPS59100931 A JP S59100931A
- Authority
- JP
- Japan
- Prior art keywords
- data
- bit
- data bus
- buffer
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4009—Coupling between buses with data restructuring
- G06F13/4018—Coupling between buses with data restructuring with data-width conversion
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
この発明はビット幅の異なる２撞傾のデータバス間にて
データの転送を行なう回路に関する。
データの転送を行なう回路に関する。
従来技術
例えば、１６ビツト系のＣＰＵ （中央処理装置）を使
用するシステムにおけるデータバスと８ビツト系のＣＰ
Ｕを使用するシステムのデータバスは、そのビット幅が
異なるために、相互にデータの転送を行なうことはでき
ない。しかし、例えば１６ビツト系のＣＰＵと８ビツト
系のシステム間にてデータの転送を相互に行なうことが
できれば、システム間の互換性あるいはシステムの拡張
性は大幅に高められるという利点が生じる。また、同一
の電子機器内にても、１６ビツト系のＣＰＵと８ビツト
系のＣＰＵをそれぞれの特長を活かして使い分けること
ができれは、その機器の構成を大幅に合理化することが
ｏＪ ｆｉ’ｒ４になる。もちろん、モデム等を用いた
１１１キ手段を用いれば、ビット幅の異なるシステム間
にてもデータの転送は一応可能である。
用するシステムにおけるデータバスと８ビツト系のＣＰ
Ｕを使用するシステムのデータバスは、そのビット幅が
異なるために、相互にデータの転送を行なうことはでき
ない。しかし、例えば１６ビツト系のＣＰＵと８ビツト
系のシステム間にてデータの転送を相互に行なうことが
できれば、システム間の互換性あるいはシステムの拡張
性は大幅に高められるという利点が生じる。また、同一
の電子機器内にても、１６ビツト系のＣＰＵと８ビツト
系のＣＰＵをそれぞれの特長を活かして使い分けること
ができれは、その機器の構成を大幅に合理化することが
ｏＪ ｆｉ’ｒ４になる。もちろん、モデム等を用いた
１１１キ手段を用いれば、ビット幅の異なるシステム間
にてもデータの転送は一応可能である。
しかし、このようなモデム等を用いた通（ｉ手段は、そ
の構成が複雑であるばかりか、データの転送手段として
２の効率も非常に悪く、少なくとも同一の電子機器内に
おけるデータの転送手段として使用されるものではない
。ビット１唱の異なるシステム間においてデータの転送
を行なう利点は、例えばＤＭＡ （ダイレクト・メモ
リ・アクセス）のようにデータを直接転送することによ
りはじめて得られるのである。しかしながら、従来にお
いては、そのＤＭＡのようにデータを直接転送すること
を、ビット幅の異なる２錘類のデータバス間にて行なう
ことはできなかった。
の構成が複雑であるばかりか、データの転送手段として
２の効率も非常に悪く、少なくとも同一の電子機器内に
おけるデータの転送手段として使用されるものではない
。ビット１唱の異なるシステム間においてデータの転送
を行なう利点は、例えばＤＭＡ （ダイレクト・メモ
リ・アクセス）のようにデータを直接転送することによ
りはじめて得られるのである。しかしながら、従来にお
いては、そのＤＭＡのようにデータを直接転送すること
を、ビット幅の異なる２錘類のデータバス間にて行なう
ことはできなかった。
目的
この発明は以上のような従来の課題に鑑みてなされたも
ので、その目的とするところは、例えば１６ビツト幅の
データバスと８ビツト幅のデータバス間のように、ビッ
ト幅の異なる２′＋１Ｊ類のデータバス間にてデータの
転送を直接に行なうことができるようにし、これにより
ビット幅の異なるシステム間にてＤＭＡによるデータ転
送を可能にし、システムの互換性あるいは拡張性を大幅
に高めることや、電子機器の構成を大幅に合理化するこ
となどを可能にしたデータ転送回路ｋ 提供することに
ある。
ので、その目的とするところは、例えば１６ビツト幅の
データバスと８ビツト幅のデータバス間のように、ビッ
ト幅の異なる２′＋１Ｊ類のデータバス間にてデータの
転送を直接に行なうことができるようにし、これにより
ビット幅の異なるシステム間にてＤＭＡによるデータ転
送を可能にし、システムの互換性あるいは拡張性を大幅
に高めることや、電子機器の構成を大幅に合理化するこ
となどを可能にしたデータ転送回路ｋ 提供することに
ある。
構成
以下、この発明の好適な実施例全図面に基づいて説明す
る。
る。
図はこの発明によるデータ転送回路を用いたシステムの
一部を示す。同図に示すシステムは、１６ビツト系ＣＰ
Ｕ ８１ と８ビツト系■１０（入出力回路） ８
２ との間に、２組のデータバスバッファ（ＩＱＩ、
１０２の組と１０３，１０４の組）が設けられている
。この２組のデータノ（スバツファは、それぞれ８ビツ
ト幅のバッファブロック１０１．１０２ ト１０３゜１
０４によって編成されている。また、データの転送動作
を制御するために、ＡＮＤゲート１０５〜１０８と切換
回路１０９〜１１１などが設けられている。データバス
バッファ（１０１〜１０４）と１６ビツト系ＣＰＵ ８
１との間には１６ビツト幅のデータバス３が接続され、
マタデータバスバツファと８ビツト系ｌ１０Ｓ２との間
には８ビツト幅のデータバスバッファ８が接続されてい
る。データの抗取りあるいは書込みの制（至）は、デー
タ方向信号２．ビジー信号４．ビジークリア！Ｑ５．ｔ
６ビツトリード１１号６，１６ビツトライト信号７．チ
ップセレクト信号９． ８／１６ビツト・リードライト
信号１０，８ピツトリートイぎ−ｑｌｌ、 ８ビツト
ライト信５ｙｘ２などを用いて行なう。
一部を示す。同図に示すシステムは、１６ビツト系ＣＰ
Ｕ ８１ と８ビツト系■１０（入出力回路） ８
２ との間に、２組のデータバスバッファ（ＩＱＩ、
１０２の組と１０３，１０４の組）が設けられている
。この２組のデータノ（スバツファは、それぞれ８ビツ
ト幅のバッファブロック１０１．１０２ ト１０３゜１
０４によって編成されている。また、データの転送動作
を制御するために、ＡＮＤゲート１０５〜１０８と切換
回路１０９〜１１１などが設けられている。データバス
バッファ（１０１〜１０４）と１６ビツト系ＣＰＵ ８
１との間には１６ビツト幅のデータバス３が接続され、
マタデータバスバツファと８ビツト系ｌ１０Ｓ２との間
には８ビツト幅のデータバスバッファ８が接続されてい
る。データの抗取りあるいは書込みの制（至）は、デー
タ方向信号２．ビジー信号４．ビジークリア！Ｑ５．ｔ
６ビツトリード１１号６，１６ビツトライト信号７．チ
ップセレクト信号９． ８／１６ビツト・リードライト
信号１０，８ピツトリートイぎ−ｑｌｌ、 ８ビツト
ライト信５ｙｘ２などを用いて行なう。
こＣで、１６ビツトＣＰＵ５ｌから８ビツト系ｌ１０Ｓ
２へデータを転送する場合、データ方向信号２と切換回
路１０９とＡＮＤゲー） １０５．１０６によってバッ
ファブロックＩＱＩ、 １０２に１６ビツトデータヲ書
込む。そして、その時点で切換回路１１０をセットし、
ビジー４ｍ９４を作る。これにより、１６ビツト系ＣＰ
Ｕ５Ｉはそのビジー信号４の間だけアイドル状態となる
。８ビツト系Ｉ１０８２＆ｊ−、データをもらう用意が
できると、８ビツトリ一ド信号１１す出してバッファグ
ロック１０１を読取る。この時点で、切換回路１１０が
リセットされ、これとともにビジー信号４もリセットさ
れて、１６ビツト系ＣＰＵ Ｓ １はアイドル状態から
解放され、次の１６ビツトデータのセットのための動作
を開始する。他方、８ビツト系Ｉ１０ Ｓ ２は、残り
の８ビツトデータをバッファグロック１０２から読取る
。これらの一連の動作が繰返えされ、予め決められたバ
イト数だけの転送動作が行なわれてデータの転送が終了
する。
２へデータを転送する場合、データ方向信号２と切換回
路１０９とＡＮＤゲー） １０５．１０６によってバッ
ファブロックＩＱＩ、 １０２に１６ビツトデータヲ書
込む。そして、その時点で切換回路１１０をセットし、
ビジー４ｍ９４を作る。これにより、１６ビツト系ＣＰ
Ｕ５Ｉはそのビジー信号４の間だけアイドル状態となる
。８ビツト系Ｉ１０８２＆ｊ−、データをもらう用意が
できると、８ビツトリ一ド信号１１す出してバッファグ
ロック１０１を読取る。この時点で、切換回路１１０が
リセットされ、これとともにビジー信号４もリセットさ
れて、１６ビツト系ＣＰＵ Ｓ １はアイドル状態から
解放され、次の１６ビツトデータのセットのための動作
を開始する。他方、８ビツト系Ｉ１０ Ｓ ２は、残り
の８ビツトデータをバッファグロック１０２から読取る
。これらの一連の動作が繰返えされ、予め決められたバ
イト数だけの転送動作が行なわれてデータの転送が終了
する。
また、８ビツト系ｌ１０８２から１６ビツト系ＣＰＵ５
Ｉ ヘデータを転送する場合、１６ビツト系ＣＰＵ５Ｉ
はバッファブロック１０３，１０４を読む動作に入るス
１５、その瞬間に切換回路Ｉｌｌがセットされてビジー
信号４が働き、これにより１６ビツト系ＣＰＵ５Ｉはア
イドル状態となる。他方、８ビツト系ｌ１０８２は、デ
ータを渡す用意ができると、８ビットライト４Ｗ−Ｑｉ
ｚを出し、バッファブロック１０４へ下位８ビツトデー
タを書込む。このあと、次の８ビツトライト信ＪＦｊ１
２を出し、バツファズロツク１０３へ上位８ビツトを書
込む・この瞬間に上記切換回路１１１がリセットされ、
これによりビジー信号４がリセットされて、１６ビツト
系ＣＰＵ Ｓ ｌがバッファブロック１０４，１０３を
抗取る。これら一連の動作が繰返えされ、予め決められ
たバイト数だけのデータの転送動作が行なわれると、デ
ータの転送が終了する・ 以上のようにして、８ビツト系データバス８と１６ビツ
ト系データバス３との間の直接的なデータ転送、例えば
ＤＭＡによるデータ転送が町Ｔｉ′目になる。また、８
ビツト系データバス８と１６ビツト系データバス３の間
に上述のようにＤＭＡ等によるデータ転送を行なうとぎ
、８ビツト系データバス８１＋１１が２回の読取りある
いは香込みの動作を行な５ｉ１ＪＪＫ、ｔ６ビツト系デ
ータバス３ Ｉｌｌは１回の書込みあるいは抗取りの動
作を行なえばよいため、１６ビツト系データバス３側の
書込みあるいは鑞取りのための動作回数は８ビツト系の
それに比べて１／２となる。この結果、１６ビツト系デ
ータバス３側におけるデータの転送速度を高めることが
で】ｇＬ 以上のように、この発明によるデータ転送回路は、例え
ば８ビツトと１６ビツトのように、ビット幅の異なるデ
ータバス間にてデータの転送を行なうことができるとと
もに、そのデータの転送を例えばＤＭＡにより直接的に
行なうことができ、従ってその転送は高速化することが
できる。そしてこれにより、ビット幅の異なるシステム
間におけるデータの高速転送を可能にして、それらのシ
ステムの互換性あるいは拡張性を高め、あるいはビット
幅の異なるシステムの長所を使い分けて電子機器を構成
することにより、該機器の構成を大幅に合理化すること
ができる。
Ｉ ヘデータを転送する場合、１６ビツト系ＣＰＵ５Ｉ
はバッファブロック１０３，１０４を読む動作に入るス
１５、その瞬間に切換回路Ｉｌｌがセットされてビジー
信号４が働き、これにより１６ビツト系ＣＰＵ５Ｉはア
イドル状態となる。他方、８ビツト系ｌ１０８２は、デ
ータを渡す用意ができると、８ビットライト４Ｗ−Ｑｉ
ｚを出し、バッファブロック１０４へ下位８ビツトデー
タを書込む。このあと、次の８ビツトライト信ＪＦｊ１
２を出し、バツファズロツク１０３へ上位８ビツトを書
込む・この瞬間に上記切換回路１１１がリセットされ、
これによりビジー信号４がリセットされて、１６ビツト
系ＣＰＵ Ｓ ｌがバッファブロック１０４，１０３を
抗取る。これら一連の動作が繰返えされ、予め決められ
たバイト数だけのデータの転送動作が行なわれると、デ
ータの転送が終了する・ 以上のようにして、８ビツト系データバス８と１６ビツ
ト系データバス３との間の直接的なデータ転送、例えば
ＤＭＡによるデータ転送が町Ｔｉ′目になる。また、８
ビツト系データバス８と１６ビツト系データバス３の間
に上述のようにＤＭＡ等によるデータ転送を行なうとぎ
、８ビツト系データバス８１＋１１が２回の読取りある
いは香込みの動作を行な５ｉ１ＪＪＫ、ｔ６ビツト系デ
ータバス３ Ｉｌｌは１回の書込みあるいは抗取りの動
作を行なえばよいため、１６ビツト系データバス３側の
書込みあるいは鑞取りのための動作回数は８ビツト系の
それに比べて１／２となる。この結果、１６ビツト系デ
ータバス３側におけるデータの転送速度を高めることが
で】ｇＬ 以上のように、この発明によるデータ転送回路は、例え
ば８ビツトと１６ビツトのように、ビット幅の異なるデ
ータバス間にてデータの転送を行なうことができるとと
もに、そのデータの転送を例えばＤＭＡにより直接的に
行なうことができ、従ってその転送は高速化することが
できる。そしてこれにより、ビット幅の異なるシステム
間におけるデータの高速転送を可能にして、それらのシ
ステムの互換性あるいは拡張性を高め、あるいはビット
幅の異なるシステムの長所を使い分けて電子機器を構成
することにより、該機器の構成を大幅に合理化すること
ができる。
図はこの発明の実施例によるデータ転送１ｏＪ略を用い
たシステムの一部を示す。 Ｓｌ・・・１６ビツト系ＣＰＵ ８２ ・・・８ビ
ツト系Ｉ１０ １０１〜１０４・・・データバスバッ
ファを自戒するバッファブロック１０５〜１０８・・・
ＡＮＤゲ−）１０９〜１１１・・・切換回路 ２・・・
データ方向信号 ３・・・１６ビツトデータバス ４・
・・ビジー信号 ５・・・ビジ−クリア１ｄ号 ６・・
・１６ビツトリ一ドイｇサ ７・・・１６ビツトライト
倍号 ８・・・８ビツトデータバス ９・・・チップセ
レクＸＭ”５ １０・・・８／１６ビツト・リートライ
トイＭＷ １１・・・ｇビットリード信号 １２・・
・８ビットライト信号出願人代理人 鳥 井 清
たシステムの一部を示す。 Ｓｌ・・・１６ビツト系ＣＰＵ ８２ ・・・８ビ
ツト系Ｉ１０ １０１〜１０４・・・データバスバッ
ファを自戒するバッファブロック１０５〜１０８・・・
ＡＮＤゲ−）１０９〜１１１・・・切換回路 ２・・・
データ方向信号 ３・・・１６ビツトデータバス ４・
・・ビジー信号 ５・・・ビジ−クリア１ｄ号 ６・・
・１６ビツトリ一ドイｇサ ７・・・１６ビツトライト
倍号 ８・・・８ビツトデータバス ９・・・チップセ
レクＸＭ”５ １０・・・８／１６ビツト・リートライ
トイＭＷ １１・・・ｇビットリード信号 １２・・
・８ビットライト信号出願人代理人 鳥 井 清
Claims (1)
- ビット幅の異なる２棟類のデータノくス間にてデータの
転送を行なう回路において、ビット幅の長い第１のデー
タバスとビット幅の短い第２のデータバスとの間に、第
１のデータノくスと第２のデータバスの両側から互いに
時分割でアクセスされるデータバスバッファが設けられ
、このデータノくスバツファは、上記第１のデータノ（
スと同じビット幅を有するとともに、それぞれが上記第
２のデータバスと同じビット隔ｒ有する２つ以上の／く
ラフアブロックに分割され、第１のデータ／くス側から
は上記データバスバッファを単位としてデータの書込み
あるいは銃取り動作を行なう一万、第２のデータバス側
からは上記データノ（スノくツファ内の各ブロックを単
位としてデータの抗取りあるｌ／）＆工書込み動作を行
建い、第２のデータ〉くス側力・らの読取りあるいは書
込みの動作が上記バッフアブ９ツクの数だけ行なわれる
毎に第１のデータバス側から１回の書込みあるいは読取
りの動作が行久われるようにしたことを特徴とするデー
タ転送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21164782A JPS59100931A (ja) | 1982-12-02 | 1982-12-02 | デ−タ転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21164782A JPS59100931A (ja) | 1982-12-02 | 1982-12-02 | デ−タ転送回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59100931A true JPS59100931A (ja) | 1984-06-11 |
Family
ID=16609245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21164782A Pending JPS59100931A (ja) | 1982-12-02 | 1982-12-02 | デ−タ転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59100931A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0228745A (ja) * | 1988-07-18 | 1990-01-30 | Yaskawa Electric Mfg Co Ltd | バス幅変更回路 |
| JPH0261745A (ja) * | 1988-08-29 | 1990-03-01 | Fujitsu Ltd | Ｄｍａｃのリード転送制御装置 |
-
1982
- 1982-12-02 JP JP21164782A patent/JPS59100931A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0228745A (ja) * | 1988-07-18 | 1990-01-30 | Yaskawa Electric Mfg Co Ltd | バス幅変更回路 |
| JPH0261745A (ja) * | 1988-08-29 | 1990-03-01 | Fujitsu Ltd | Ｄｍａｃのリード転送制御装置 |
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