JPH0261745A - Ｄｍａｃのリード転送制御装置 - Google Patents
Ｄｍａｃのリード転送制御装置Info
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- JPH0261745A JPH0261745A JP21438988A JP21438988A JPH0261745A JP H0261745 A JPH0261745 A JP H0261745A JP 21438988 A JP21438988 A JP 21438988A JP 21438988 A JP21438988 A JP 21438988A JP H0261745 A JPH0261745 A JP H0261745A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目次〕
概要
産業上の利用分野
従来の技術（第４図）
発明が解決しようとする課題
課題を解決するための手段（第１図）
作用
実施例
（ａ） 一実施例の構成の説明（第２図）（ｂ）
一実施例の動作の説明（第３図）（Ｃ） 他の実施例
の説明 発明の効果 〔概要〕 メモリ部とＩ／Ｏ部のデータ転送を制ＪＢするＤＭＡＣ
におけるリード転送時のデータ転送制御方式に関し、 Ｉ／Ｏ部の待ち時間を短縮し、データ転送性能を向上す
ることを目的とし、 アドレス更新と、バイトカウント更新を行う動作制御部
を有し、Ｉ／Ｏ部とメモリ部にハスを介し接続され、該
Ｉ／Ｏ部の転送要求に対し、設定されたアドレスから設
定されたバイト数分該メモリ部をアクセスし、該Ｉ／Ｏ
部にデータを転送するＤＭＡＣにおいて、該メモリ部か
らのリードブタを格納するバッファと、リード転送モー
ド時、予め該メモリ部からデータをリードすることを指
示する先行リード指示部とを設け、ｔ５Ｉ／Ｏ部の転送
要求前に、該先行リード指示部の指示により該メモリ部
から該バッファに予めデータをリードしておき、該Ｉ／
Ｏ部からの転送要求に対し、該バッファのデータを該Ｉ
／Ｏ部に転送する。
一実施例の動作の説明（第３図）（Ｃ） 他の実施例
の説明 発明の効果 〔概要〕 メモリ部とＩ／Ｏ部のデータ転送を制ＪＢするＤＭＡＣ
におけるリード転送時のデータ転送制御方式に関し、 Ｉ／Ｏ部の待ち時間を短縮し、データ転送性能を向上す
ることを目的とし、 アドレス更新と、バイトカウント更新を行う動作制御部
を有し、Ｉ／Ｏ部とメモリ部にハスを介し接続され、該
Ｉ／Ｏ部の転送要求に対し、設定されたアドレスから設
定されたバイト数分該メモリ部をアクセスし、該Ｉ／Ｏ
部にデータを転送するＤＭＡＣにおいて、該メモリ部か
らのリードブタを格納するバッファと、リード転送モー
ド時、予め該メモリ部からデータをリードすることを指
示する先行リード指示部とを設け、ｔ５Ｉ／Ｏ部の転送
要求前に、該先行リード指示部の指示により該メモリ部
から該バッファに予めデータをリードしておき、該Ｉ／
Ｏ部からの転送要求に対し、該バッファのデータを該Ｉ
／Ｏ部に転送する。
本発明は、メモリ部とＩ／Ｏ部のデータ転送を制御する
ＤＭＡＣにおけるリード転送時のデータ転送制御方式に
関する。
ＤＭＡＣにおけるリード転送時のデータ転送制御方式に
関する。
計算機システムにおいて、ｌ１０（人出力）部とメモリ
部とのデータ転送の方法として、プロセッサを介在せず
、データ転送専用のＤＭＡＣ（ダイレクト メモリ ア
クセス コントローラ）を用いる方法がある。
部とのデータ転送の方法として、プロセッサを介在せず
、データ転送専用のＤＭＡＣ（ダイレクト メモリ ア
クセス コントローラ）を用いる方法がある。
係るＤＭＡＣによるデータ転送においては、Ｉ／Ｏ部の
高速化に伴い、メモリ部とＩ／Ｏ部とのデータ転送の高
速化が要求されている。
高速化に伴い、メモリ部とＩ／Ｏ部とのデータ転送の高
速化が要求されている。
このため、メモリバスの高速化が図られているが、メモ
リ素子のアクセスサイクルによって性能が決定されてし
まうので、より高速化を図るため、ＤＭＡＣのデータ転
送制御方式の工夫が望まれている。
リ素子のアクセスサイクルによって性能が決定されてし
まうので、より高速化を図るため、ＤＭＡＣのデータ転
送制御方式の工夫が望まれている。
第４図は従来技術の説明図である。
第４図（Ａ）において、バス５によりプロセッサｌと、
ＤＭＡＣ２と、メモリ部３と、Ｉ／Ｏ部４とが接続され
ている。
ＤＭＡＣ２と、メモリ部３と、Ｉ／Ｏ部４とが接続され
ている。
従来のＤＭＡＣ２のデータ転送制御では、第４図（Ｂ）
に示すように、リード転送モードでは、プロセッサ１か
ら先頭アドレス、転送バイト数のセット後、ＤＭＡスタ
ート指示を受けてから、Ｉ／Ｏ部４からのデータ転送要
求を受け、バス５のアクセス権を獲得し、メモリ部３を
リードアクセスし、リードデータをＩ／Ｏ部４に転送す
るというシーフェンスをとっていた。
に示すように、リード転送モードでは、プロセッサ１か
ら先頭アドレス、転送バイト数のセット後、ＤＭＡスタ
ート指示を受けてから、Ｉ／Ｏ部４からのデータ転送要
求を受け、バス５のアクセス権を獲得し、メモリ部３を
リードアクセスし、リードデータをＩ／Ｏ部４に転送す
るというシーフェンスをとっていた。
又、ライト転送モードでは、Ｉ／Ｏ部４からブタ転送要
求を受け、応答してから、メモリ部２ヘライトアクセス
を行っていた。
求を受け、応答してから、メモリ部２ヘライトアクセス
を行っていた。
ところで、バス５は、ＤＭＡＣ２のみならず、他の制御
部等と共用されて使用されるため、バス５のアクセス権
を得てから、メモリアクセスを行うため、時間がかかる
場合がある。
部等と共用されて使用されるため、バス５のアクセス権
を得てから、メモリアクセスを行うため、時間がかかる
場合がある。
このため、従来技術では、リード転送モードにおいて、
第４図（Ｂ）に示すように、Ｉ／Ｏ部４の転送要求後、
ＤＭＡＣ２がバスのアクセス権を得て、メモリアクセス
してリードデータを得るため、Ｉ／Ｏ部４は転送要求か
ら時間Ｔだけ待たされてしまう。
第４図（Ｂ）に示すように、Ｉ／Ｏ部４の転送要求後、
ＤＭＡＣ２がバスのアクセス権を得て、メモリアクセス
してリードデータを得るため、Ｉ／Ｏ部４は転送要求か
ら時間Ｔだけ待たされてしまう。
この待ち時間は、ライト転送モードでは、Ｉ／Ｏ部４を
突き離した後にメモリアクセスを行うため問題とならず
、リード転送モードでは、Ｉ／Ｏ部４とメモリ部３のデ
ータ転送性能を大きく低下させる原因となるという問題
があった。
突き離した後にメモリアクセスを行うため問題とならず
、リード転送モードでは、Ｉ／Ｏ部４とメモリ部３のデ
ータ転送性能を大きく低下させる原因となるという問題
があった。
従って、本発明は、Ｉ／Ｏ部の待ち時間を短縮し、デー
タ転送性能を向上せしめることのできるＤＭＡＣのリー
ド転送制御方式を提供することを目的とする。
タ転送性能を向上せしめることのできるＤＭＡＣのリー
ド転送制御方式を提供することを目的とする。
第１図は本発明の原理図である。
本発明は第１図に示すようにアドレス更新と、バイトカ
ウント更新を行う動作制御部２０を有し、Ｉ／Ｏ部４と
メモリ部３にバス５を介し接続され、該Ｉ／Ｏ部４の転
送要求に対し、設定されたアドレスから設定されたバイ
ト数分該メモリ部３をアクセスし、該Ｔ１０部４にデー
タを転送するＤＭＡＣにおいて、該メモリ部３からのリ
ードデータを格納するバッファ２２と、リード転送モー
ド時、予め該メモリ部３からデータをリードすることを
指示する先行リード指示部２１とを設け、該Ｉ／Ｏ部４
の転送要求前に、該先行リード指示部２１の指示により
該メモリ部３から該バッファ２２に予めデータをリード
しておき、該Ｉ／Ｏ部４からの転送要求に対し、該バッ
ファ２２のデータを該Ｉ／Ｏ部４に転送するものである
。
ウント更新を行う動作制御部２０を有し、Ｉ／Ｏ部４と
メモリ部３にバス５を介し接続され、該Ｉ／Ｏ部４の転
送要求に対し、設定されたアドレスから設定されたバイ
ト数分該メモリ部３をアクセスし、該Ｔ１０部４にデー
タを転送するＤＭＡＣにおいて、該メモリ部３からのリ
ードデータを格納するバッファ２２と、リード転送モー
ド時、予め該メモリ部３からデータをリードすることを
指示する先行リード指示部２１とを設け、該Ｉ／Ｏ部４
の転送要求前に、該先行リード指示部２１の指示により
該メモリ部３から該バッファ２２に予めデータをリード
しておき、該Ｉ／Ｏ部４からの転送要求に対し、該バッ
ファ２２のデータを該Ｉ／Ｏ部４に転送するものである
。
本発明では、予めメモリアクセスをして、リードデータ
をバッファ２２へ保持しておき、１７０部４の転送要求
に応じてバッファ２２からリードデータをＩ／Ｏ部４へ
転送するものである。
をバッファ２２へ保持しておき、１７０部４の転送要求
に応じてバッファ２２からリードデータをＩ／Ｏ部４へ
転送するものである。
このため、Ｉ／Ｏ部４からのデータ転送要求時に、直ら
にその要求に応答して、データをＩ／Ｏ部４へ転送でき
る。
にその要求に応答して、データをＩ／Ｏ部４へ転送でき
る。
従って、バスのアクセス権獲得及びメモリアクセスは、
データ転送要求前に済ましておくので、Ｉ／Ｏ部４はア
クセス権獲得の時間を待つことなく直ちにデータかえら
れる。
データ転送要求前に済ましておくので、Ｉ／Ｏ部４はア
クセス権獲得の時間を待つことなく直ちにデータかえら
れる。
このことは、ＤＭＡＣ２がＩ／Ｏ部４のデータ転送要求
に従属してメモリアクセスするのではなく、独立にメモ
リアクセスし、データ転送要求は１） Ｍ Ａ Ｃ２内
のバッファ２２上のデータ要求として動作する。
に従属してメモリアクセスするのではなく、独立にメモ
リアクセスし、データ転送要求は１） Ｍ Ａ Ｃ２内
のバッファ２２上のデータ要求として動作する。
このＤＭＡＣ２のメモリアクセスは、転送要求前のスタ
ート開始時及びＩ／Ｏ部４のデータ処理時間に行うこと
ができるので、Ｉ／Ｏ部４を全く待たせることがない。
ート開始時及びＩ／Ｏ部４のデータ処理時間に行うこと
ができるので、Ｉ／Ｏ部４を全く待たせることがない。
（ａ） 一実施例の構成の説明
第２図は本発明の一実施例ブロック図である。
図中、第１図及び第４図で示したものと同一のものは、
同一の記号で示しである。
同一の記号で示しである。
バス５は、システムバス５ａと、メモリバス５ｂと、Ｄ
ＭＡバス５Ｃとに分割され、システムバス５ａは、プロ
セッサ１と、Ｉ／Ｏ部４と、ＤＭＡＣ２と、ディスクコ
ントローラ等の制御部６とを接続し、メモリバス５ｂは
、ＤＭＡＣ２と、メモリ部３と、制御部６とを接続し、
ＤＭＡバス５Ｃは、ＤＭＡＣ２とＩ／Ｏ部４とを接続す
る。
ＭＡバス５Ｃとに分割され、システムバス５ａは、プロ
セッサ１と、Ｉ／Ｏ部４と、ＤＭＡＣ２と、ディスクコ
ントローラ等の制御部６とを接続し、メモリバス５ｂは
、ＤＭＡＣ２と、メモリ部３と、制御部６とを接続し、
ＤＭＡバス５Ｃは、ＤＭＡＣ２とＩ／Ｏ部４とを接続す
る。
２０は前述の動作（チャネル）制御部であり、スタート
状態とストップ状態を保持し、スタート状態でＤＭＡ転
送を可能とし、ストップ状態でＤＭＡ転送を不可能とす
るスタート／ストップレジスタ２００と、リード転送モ
ード（メモリ部３からＩ／Ｏ部４へのデータ転送）と、
ライト転送子ド（Ｉ／Ｏ部４からメモリ部３へのデータ
転送）とを指示するモードレジスタ２０１とを有する。
状態とストップ状態を保持し、スタート状態でＤＭＡ転
送を可能とし、ストップ状態でＤＭＡ転送を不可能とす
るスタート／ストップレジスタ２００と、リード転送モ
ード（メモリ部３からＩ／Ｏ部４へのデータ転送）と、
ライト転送子ド（Ｉ／Ｏ部４からメモリ部３へのデータ
転送）とを指示するモードレジスタ２０１とを有する。
更に、チャネル制御部２０には、マルチプレクサ２０４
を介し転送データ量が設定され、１回のデータ転送を行
う毎に減算器２０３で’−ＩＪ減算され、「ＯＪとなる
とＤＭＡ転送を終了し、スタート／ストップレジスタ２
００をストップ状態とするデータレジスタ２０２と、マ
ルチプレクサ２０７を介しメモリアドレスが設定され、
１回のデータ転送を行う毎に加算器２０６で「＋１」さ
れるアドレスレジスタ２０５とを有している。
を介し転送データ量が設定され、１回のデータ転送を行
う毎に減算器２０３で’−ＩＪ減算され、「ＯＪとなる
とＤＭＡ転送を終了し、スタート／ストップレジスタ２
００をストップ状態とするデータレジスタ２０２と、マ
ルチプレクサ２０７を介しメモリアドレスが設定され、
１回のデータ転送を行う毎に加算器２０６で「＋１」さ
れるアドレスレジスタ２０５とを有している。
２１は前述の先行リード指示部であり、チャネル制御部
２０がリード転送モードでスタート状態となると、後述
するメモリバス制御部に対しリードアクセス指示を行い
、次からは後述するＤＭＡ制御部のデータ転送終了（１
回毎のデータ転送終了）でリードアクセス指示をＤＭＡ
転送終了まで行うものである。
２０がリード転送モードでスタート状態となると、後述
するメモリバス制御部に対しリードアクセス指示を行い
、次からは後述するＤＭＡ制御部のデータ転送終了（１
回毎のデータ転送終了）でリードアクセス指示をＤＭＡ
転送終了まで行うものである。
２２ａはリードバッファであり、メモリ部３からのリー
ドデータを一時的に保持するもの、２２ｂはライトバッ
ファであり、メモリ部３へのライトデータを一時的に保
持するものである。
ドデータを一時的に保持するもの、２２ｂはライトバッ
ファであり、メモリ部３へのライトデータを一時的に保
持するものである。
２３ａはシステムバス制御部であり、上位（ブロセッサ
１等）からのリード、ライトアクセスによって、ＤＭＡ
Ｃ内部のレジスタ２００．２０１．２０２．２０５等に
リード、ライト制御するもの、２３ｂはメモリバス制御
部であり、メモリバス５ｂのアクセス獲得制御と、メモ
リバス５ｂを介してメモリ部３のアクセス獲得制御を行
うもの、２３ｃはＤＭＡバス制御部であり、ＤＭＡバス
５Ｃを介してＩ／Ｏ部４とのデータ転送制御を行うもの
である。
１等）からのリード、ライトアクセスによって、ＤＭＡ
Ｃ内部のレジスタ２００．２０１．２０２．２０５等に
リード、ライト制御するもの、２３ｂはメモリバス制御
部であり、メモリバス５ｂのアクセス獲得制御と、メモ
リバス５ｂを介してメモリ部３のアクセス獲得制御を行
うもの、２３ｃはＤＭＡバス制御部であり、ＤＭＡバス
５Ｃを介してＩ／Ｏ部４とのデータ転送制御を行うもの
である。
２４は割込み発生部であり、チャネル制御部２０のＤＭ
Ａ転送終了をシステムバス５ａを通して割込みとして上
位（プロセッサ１）へ通知するもの、Ｒ１、Ｒ２はレシ
ーバであり、各々メモリ部３からのリードデータ、Ｉ／
Ｏ部４からのライトデータを受信し、リードバッファ２
２ａ、ライトバッファ２２ｂへ出力するものである。
Ａ転送終了をシステムバス５ａを通して割込みとして上
位（プロセッサ１）へ通知するもの、Ｒ１、Ｒ２はレシ
ーバであり、各々メモリ部３からのリードデータ、Ｉ／
Ｏ部４からのライトデータを受信し、リードバッファ２
２ａ、ライトバッファ２２ｂへ出力するものである。
Ｄｌ、Ｄ２、Ｄ３は各々ドライバであり、ドライバＤＩ
は、メモリバス制御部２３ｂのメモリプタイネーブル信
号ＭＤＥＮに応じて、ライトバッファ２２ｂのライトデ
ータをメモリバス５ｂへ出力し、ドライバＤ２は、ＤＭ
Ａバス制御部２３ＣのＤＭＡデータイネーブル信号ＤＤ
ＥＮに応じて、リードバッファ２２ａのリードデータを
ＤＭＡバス５ｃへ出力し、ドライバＤ３は、メモリバス
制御部２３ｂのアドレスイネーブル信号ＡＤＥに応じて
、アドレスレジスタ２０５のメモリアドレスをメモリバ
ス５ｂに出力するものである。
は、メモリバス制御部２３ｂのメモリプタイネーブル信
号ＭＤＥＮに応じて、ライトバッファ２２ｂのライトデ
ータをメモリバス５ｂへ出力し、ドライバＤ２は、ＤＭ
Ａバス制御部２３ＣのＤＭＡデータイネーブル信号ＤＤ
ＥＮに応じて、リードバッファ２２ａのリードデータを
ＤＭＡバス５ｃへ出力し、ドライバＤ３は、メモリバス
制御部２３ｂのアドレスイネーブル信号ＡＤＥに応じて
、アドレスレジスタ２０５のメモリアドレスをメモリバ
ス５ｂに出力するものである。
この実施例では、バス５が、システムバス５ａ、メモリ
バス５ｂ及びＤＭＡバス５Ｃの３つのバスで構成し、バ
スの負荷を減少し、高速アクセスを可能としている。
バス５ｂ及びＤＭＡバス５Ｃの３つのバスで構成し、バ
スの負荷を減少し、高速アクセスを可能としている。
（ｂ） 一実施例の動作の説明
第３図は本発明の一実施例タイムチャート図である。
ここで、メモリバス５ｂ上のアクセス権の優先順位は、
制御部６の方が高いとする。
制御部６の方が高いとする。
■ プロセッサｌは、ＤＭＡ開始に当たって、システム
バス５ａを介し、ＤＭＡＣ２のチャネル制御部２０のモ
ードレジスタ２０１、データレジスタ２０２、アドレス
レジスタ２０５の各々に、リード転送モード、転送デー
タ！（バイト数）、メモリアドレスをセットする。
バス５ａを介し、ＤＭＡＣ２のチャネル制御部２０のモ
ードレジスタ２０１、データレジスタ２０２、アドレス
レジスタ２０５の各々に、リード転送モード、転送デー
タ！（バイト数）、メモリアドレスをセットする。
その後、プロセッサ１は、チャネル制御部２０のスター
ト／ストップレジスタ２００にスタート状態をセットし
、ＤＭＡＣ２がスタート状態となる。
ト／ストップレジスタ２００にスタート状態をセットし
、ＤＭＡＣ２がスタート状態となる。
このスタート状態とリード転送モードによって、先行リ
ード指示部２１が起動され、先行リード指示部２１は、
メモリバス制御部２３ｂにリードアクセス指示を行う。
ード指示部２１が起動され、先行リード指示部２１は、
メモリバス制御部２３ｂにリードアクセス指示を行う。
■ メモリバス制ＪＢ部２３ｂは、メモリバス５ｂのア
クセス権を得るため、アクセス要求αをオンとする。
クセス権を得るため、アクセス要求αをオンとする。
そして、制？１部６のアクセス要求βがオフで、メモリ
バス５ｂがビジー状態でなければ、アクセス応答がオン
となり、メモリバス５ｂのアクセス権を獲得する。
バス５ｂがビジー状態でなければ、アクセス応答がオン
となり、メモリバス５ｂのアクセス権を獲得する。
■ これによって、メモリバス制御部２３ｂは、アドレ
スイネーブル信号ＡＤＥをドライバＤ３に出力し、アド
レスレジスタ２０５のメモリアドレス（ｍ）をメモリバ
ス５ｂに出力する。
スイネーブル信号ＡＤＥをドライバＤ３に出力し、アド
レスレジスタ２０５のメモリアドレス（ｍ）をメモリバ
ス５ｂに出力する。
メモリ部３は、これによってメモリバス５ｂにメモリア
ドレス（ｍ）のデータ（ＲＤＩ）を出力してくるので、
メモリ制御部２３ｂはリードバッファイネーブル信号Ｒ
ＢＦＥをリードバッファ２２ａに出力、メモリバス５ｂ
上のデータ（ＲＤｌ）をレシーバＲ１を介し、リードバ
ッファ２２ａにセットする。
ドレス（ｍ）のデータ（ＲＤＩ）を出力してくるので、
メモリ制御部２３ｂはリードバッファイネーブル信号Ｒ
ＢＦＥをリードバッファ２２ａに出力、メモリバス５ｂ
上のデータ（ＲＤｌ）をレシーバＲ１を介し、リードバ
ッファ２２ａにセットする。
■ プロセッサｌによって、システムバス５ａを介しＩ
／Ｏ部４にＩ１０スタートを指示すると、Ｉ／Ｏ部４の
ＤＭＡがスタートとなる。
／Ｏ部４にＩ１０スタートを指示すると、Ｉ／Ｏ部４の
ＤＭＡがスタートとなる。
１７０部４は、ＤＭＡＣ２にＤＭＡバス５ｃよりデータ
転送要求γを出力し、データ転送要求を行う。
転送要求γを出力し、データ転送要求を行う。
■ ＤＭＡバス制御部２３ｃは、データ転送要求Ｔを受
け、リードバッファ２２ａに有効データ（ＲＤＩ）がセ
ットされているので、直ちにＩ／Ｏ部４にデータ転送応
答を出力し、ＤＭＡデータイネーブル信号ＤＤＥＮをド
ライバＤ２へ出力し、リードバッファ２２ａのリードデ
ータ（ＲＤＩ）をＤＭＡバス５ｃに出力する。
け、リードバッファ２２ａに有効データ（ＲＤＩ）がセ
ットされているので、直ちにＩ／Ｏ部４にデータ転送応
答を出力し、ＤＭＡデータイネーブル信号ＤＤＥＮをド
ライバＤ２へ出力し、リードバッファ２２ａのリードデ
ータ（ＲＤＩ）をＤＭＡバス５ｃに出力する。
Ｉ／Ｏ部４はＤＭＡバス５Ｃからデータを受信し、受信
データを処理する。
データを処理する。
■ このデータ転送応答によって、チャネル制御部２０
は、アドレスレジスタ２０５のメモリアドレスを（ｍ＋
１）に、データレジスタ２０２の内容を「−１」更新す
る。
は、アドレスレジスタ２０５のメモリアドレスを（ｍ＋
１）に、データレジスタ２０２の内容を「−１」更新す
る。
これとともに、先行リード指示部２１は、ブタ転送応答
に応じて、メモリバス制御部２３ｂにリードアクセス指
示を行う。
に応じて、メモリバス制御部２３ｂにリードアクセス指
示を行う。
■ Ｉ／Ｏ部４が、受信したデータ（ＲＤＩ）を処理し
ている間に、■〜■のシーケンスを繰り返す。
ている間に、■〜■のシーケンスを繰り返す。
この時、制御部６が、メモリバス５ｂのアクセス権を獲
得し、メモリ部３を使用している間は、メモリバス制御
部２３ｂは、これを待ってアクセス権を獲得し、メモリ
アクセスする。
得し、メモリ部３を使用している間は、メモリバス制御
部２３ｂは、これを待ってアクセス権を獲得し、メモリ
アクセスする。
■ このようにして、上述のシーケンスを繰り返し、デ
ータレジスタ２０２の内容が「０」になると、ＤＭＡ転
送終了となり、スタート／ストップレジスタ２００がス
トップ状態となる。
ータレジスタ２０２の内容が「０」になると、ＤＭＡ転
送終了となり、スタート／ストップレジスタ２００がス
トップ状態となる。
これによって、プロセッサｌに割込み発生部２４から割
込みが発生し、ＤＭＡ転送シーケンスが終了する。
込みが発生し、ＤＭＡ転送シーケンスが終了する。
１７０部４も最終データを受信すると、ＤＭＡをストッ
プする。
プする。
このようにして、リード転送モードでスタート状態にな
ると、先行リード指示部２１によってメモリバス制御部
２にリードアクセス指示を行い、メモリバス制御部２は
、メモリバス５ｂのアクセス権を役で、リードアクセス
を行い、リードブタをリードバッファ２２ａに保持して
おく。
ると、先行リード指示部２１によってメモリバス制御部
２にリードアクセス指示を行い、メモリバス制御部２は
、メモリバス５ｂのアクセス権を役で、リードアクセス
を行い、リードブタをリードバッファ２２ａに保持して
おく。
そして、Ｉ／Ｏ部４からのデータ転送要求があると、Ｄ
ＭＡバス制御部２３ｃは、直ちにその要求に対して応答
し、リードバッファ２２ａのブタを転送して、１回のデ
ータ転送を終了する。
ＭＡバス制御部２３ｃは、直ちにその要求に対して応答
し、リードバッファ２２ａのブタを転送して、１回のデ
ータ転送を終了する。
そして、そのデータ転送の応答を、先行リード指示部２
１に通知し、先行リード指示部２１は、これに応じてメ
モリバス制御部２３ｂにリードアクセス指示を行い、以
降ＤＭＡ転送が終了するまで、前述した動作を繰り返す
。
１に通知し、先行リード指示部２１は、これに応じてメ
モリバス制御部２３ｂにリードアクセス指示を行い、以
降ＤＭＡ転送が終了するまで、前述した動作を繰り返す
。
従って、リード転送モードの場合には、Ｉ／Ｏ部４から
のデータ転送要求前・に、予めメモリ部３からデータを
リードしておくため、Ｉ／Ｏ部４からのデータ転送要求
時、直ちにデータ転送の応答ができる。
のデータ転送要求前・に、予めメモリ部３からデータを
リードしておくため、Ｉ／Ｏ部４からのデータ転送要求
時、直ちにデータ転送の応答ができる。
（Ｃ） 他の実施例の説明
上述の実施例では、バス５が３つのバスで構成されたも
のについて説明したが、１つ又は２つのバスで構成する
ものにも適用できる。
のについて説明したが、１つ又は２つのバスで構成する
ものにも適用できる。
以上本発明を実施例により説明したが、本発明は本発明
の主旨に従い種々の変形が可能であり、本発明からこれ
らを排除するものではない。
の主旨に従い種々の変形が可能であり、本発明からこれ
らを排除するものではない。
以上説明した様に、本発明によれば、リード転送モード
のＤＭＡ転送に対しては、Ｉ／Ｏ部のブタ転送要求前に
、予めメモリ部からデータをリードしておくので、Ｉ／
Ｏ部のデータ転送要求に対し直ちに応答でき、ＤＭＡ転
送を高速化することができるという効果を奏し、Ｉ／Ｏ
部の待ちがなく、Ｉ／Ｏ部の高速化に寄与し、計算機シ
ステムの性能向上を実現する。
のＤＭＡ転送に対しては、Ｉ／Ｏ部のブタ転送要求前に
、予めメモリ部からデータをリードしておくので、Ｉ／
Ｏ部のデータ転送要求に対し直ちに応答でき、ＤＭＡ転
送を高速化することができるという効果を奏し、Ｉ／Ｏ
部の待ちがなく、Ｉ／Ｏ部の高速化に寄与し、計算機シ
ステムの性能向上を実現する。
第１図は本発明の原理図、
第２図は本発明の一実施例ブロック図、第３図は本発明
の一実施例タイムチャート図、第４図は従来技術の説明
図である。 図中、■−プロセッサ、 ２−・ＤＭＡＣ。 ３−メモリ部、 ４−Ｉ／Ｏ部、 ５−バス、 ２０・−動作制御部、 ２１−先行リード指示部、 ２２−バッファ。
の一実施例タイムチャート図、第４図は従来技術の説明
図である。 図中、■−プロセッサ、 ２−・ＤＭＡＣ。 ３−メモリ部、 ４−Ｉ／Ｏ部、 ５−バス、 ２０・−動作制御部、 ２１−先行リード指示部、 ２２−バッファ。
Claims (1)
- （１）アドレス更新と、バイトカウント更新を行う動作
制御部（２０）を有し、Ｉ／Ｏ部（４）とメモリ部（３
）にバス（５）を介し接続され、該Ｉ／Ｏ部（４）の転
送要求に対し、設定されたアドレスから設定されたバイ
ト数分該メモリ部（３）をアクセスし、該Ｉ／Ｏ部（４
）にデータを転送するＤＭＡＣにおいて、 該メモリ部（３）からのリードデータを格納するバッフ
ァ（２２）と、 リード転送モード時、予め該メモリ部（３）からデータ
をリードすることを指示する先行リード指示部（２１）
とを設け、 該Ｉ／Ｏ部（４）の転送要求前に、該先行リード指示部
（２１）の指示により該メモリ部（３）から該バッファ
（２２）に予めデータをリードしておき、 該Ｉ／Ｏ部（４）からの転送要求に対し、該バッファ（
２２）のデータを該Ｉ／Ｏ部（４）に転送することを 特徴とするＤＭＡＣのリード転送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63214389A JP2599184B2 (ja) | 1988-08-29 | 1988-08-29 | Ｄｍａｃのリード転送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63214389A JP2599184B2 (ja) | 1988-08-29 | 1988-08-29 | Ｄｍａｃのリード転送制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0261745A true JPH0261745A (ja) | 1990-03-01 |
| JP2599184B2 JP2599184B2 (ja) | 1997-04-09 |
Family
ID=16654980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63214389A Expired - Lifetime JP2599184B2 (ja) | 1988-08-29 | 1988-08-29 | Ｄｍａｃのリード転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2599184B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0464159A (ja) * | 1990-07-02 | 1992-02-28 | Fujitsu Ltd | データ転送制御方式 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59100931A (ja) * | 1982-12-02 | 1984-06-11 | Ricoh Co Ltd | デ−タ転送回路 |
| JPS59108133A (ja) * | 1982-12-13 | 1984-06-22 | Nec Corp | 入出力制御方式 |
-
1988
- 1988-08-29 JP JP63214389A patent/JP2599184B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59100931A (ja) * | 1982-12-02 | 1984-06-11 | Ricoh Co Ltd | デ−タ転送回路 |
| JPS59108133A (ja) * | 1982-12-13 | 1984-06-22 | Nec Corp | 入出力制御方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0464159A (ja) * | 1990-07-02 | 1992-02-28 | Fujitsu Ltd | データ転送制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2599184B2 (ja) | 1997-04-09 |
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