JPS591009B2 - ハンドウタイロンリカイロ - Google Patents
ハンドウタイロンリカイロInfo
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- JPS591009B2 JPS591009B2 JP50142177A JP14217775A JPS591009B2 JP S591009 B2 JPS591009 B2 JP S591009B2 JP 50142177 A JP50142177 A JP 50142177A JP 14217775 A JP14217775 A JP 14217775A JP S591009 B2 JPS591009 B2 JP S591009B2
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- Japan
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- transistor
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- emitter
- collector
- layer
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/091—Integrated injection logic or merged transistor logic
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- Engineering & Computer Science (AREA)
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- Bipolar Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明はＩ Ｉ Ｌ （Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊ
ｅｃｔｉｏｎＬｏｇｉｃ）を利用した半導体論理回路に
関するものである。
ｅｃｔｉｏｎＬｏｇｉｃ）を利用した半導体論理回路に
関するものである。
第１図に従来のＩＩＬの構造および回路を示す。
まず図示してないＰ型基板上にアンチ日ン等によりＮ＋
層（ρ５−１０〜１６Ω／口）１１を形成し、これに１
０１６ａｔｏｍｓ ／ｃｒｉｔの程度のＮ−エビクキシ
ャル層１２を成長させる。
層（ρ５−１０〜１６Ω／口）１１を形成し、これに１
０１６ａｔｏｍｓ ／ｃｒｉｔの程度のＮ−エビクキシ
ャル層１２を成長させる。
次に１０１９ａｔ ｏｍｓ／ｄ程度のボロン等を１層１
３，１４として選択拡散し、更にこのＰ層１３内に１０
２０ａ ｔ ｏｍｓ／ａｎｔ程度のリン等をＮ層１５，
１６として選択拡散する。
３，１４として選択拡散し、更にこのＰ層１３内に１０
２０ａ ｔ ｏｍｓ／ａｎｔ程度のリン等をＮ層１５，
１６として選択拡散する。
更に１層１３，１４のコンタクト抵抗を低下するよう１
０２１ａｔｏｍＶ／に７７層のボロン等をＰ層内に例え
ばビ層１７として形成することもある。
０２１ａｔｏｍＶ／に７７層のボロン等をＰ層内に例え
ばビ層１７として形成することもある。
このようにすると１１層がスイッチング用ＮＰＮ トラ
ンジスタＱ１のエミッタのとり出し層となり、１２層が
Ｑｌのエミッタとなり、またラテラルＰＮＰ ｌ−ラン
ジスクＱ２のベースとなる。
ンジスタＱ１のエミッタのとり出し層となり、１２層が
Ｑｌのエミッタとなり、またラテラルＰＮＰ ｌ−ラン
ジスクＱ２のベースとなる。
１３層はＱｌのベースとなると共に、Ｑ２のコレクタと
もなる。
もなる。
１４層はＱ２のエミッタで電流注入口きなる。
また１５層及び１６層はＱｌのコレクタでマルチ出力と
なる。
なる。
また１７層は３層とＡ１電極１８とのコンタクト抵抗を
下げる目的で入れたものである。
下げる目的で入れたものである。
第１図すに第１図の等価回路を示す。
なお第１図すにおいて、第１図と同一部分は同一符号で
示す。
示す。
第１図すの等価回路では、ＱｌのベースがＩＮ端に接続
され、Ｑ２のエミッタがＶｃ主電源接続され、Ｑｌのエ
ミッタ及びＱ２のベースは接地されて、全体としてＱｌ
のコレクタＣ１Ｃ２を出力端とするインバータとなって
いる。
され、Ｑ２のエミッタがＶｃ主電源接続され、Ｑｌのエ
ミッタ及びＱ２のベースは接地されて、全体としてＱｌ
のコレクタＣ１Ｃ２を出力端とするインバータとなって
いる。
しかし、複雑な論理回路はこのインバータのみではその
構成が複雑になるばかりである。
構成が複雑になるばかりである。
第２図ａはＩＩＬによるＮＯＲゲートである。
２信号を比較したり、２進数の和、差をとる一致回路は
第２図すとなる。
第２図すとなる。
ここでＡ、Ｂが入力端ＯＵＴが出力端Ｖｃが電源端であ
る。
る。
また第２図Ｃは第２図すのブロックダイヤグラムである
。
。
インバータを１素子とすると、素子数が８ケと増力日す
る。
る。
本発明の目的は上述の欠点をなくし素子数を少なくし簡
単に構成できる一致回路用半導体論理回路を得ることで
ある。
単に構成できる一致回路用半導体論理回路を得ることで
ある。
本発明においてはＩＩＬの出力トランジスタのコレクタ
にショットキーダイオードを介して第２の入力信号を供
給することによりＯＲゲート、あるいはＡＮＤゲートが
容易に構成できる。
にショットキーダイオードを介して第２の入力信号を供
給することによりＯＲゲート、あるいはＡＮＤゲートが
容易に構成できる。
以下本発明の一実施例を第３図によって説明する。
第３図すにおいて、図示していないＰ基板上にρ５−１
０〜１６．Ｑ／口のＮ十埋込層３０をアンチモン等で形
成し、３０層に１０１６ａｔｏｍｓ ／ｃｒｉｌ程度の
エピタキシャル層３１を成長させる。
０〜１６．Ｑ／口のＮ十埋込層３０をアンチモン等で形
成し、３０層に１０１６ａｔｏｍｓ ／ｃｒｉｌ程度の
エピタキシャル層３１を成長させる。
更にエピタキシャル層３１に１０１８ａｔｏｍｓ／ｃｒ
ｉＬ程度のリン等をＮ−ＷｅＩＩ層３６としてＮ土層３
０ ｌｃ’ｒｆｉｉるように形成し、さらにそのＮ−Ｗ
ｅＩＩ層３６内とエピタキシャル層３２，３３，３４，
３５内に各各１０”０ａｔｏｍｓ ／ｃｒｒｔ程度のボ
ロン等をＰ’７ｍ４１ 。
ｉＬ程度のリン等をＮ−ＷｅＩＩ層３６としてＮ土層３
０ ｌｃ’ｒｆｉｉるように形成し、さらにそのＮ−Ｗ
ｅＩＩ層３６内とエピタキシャル層３２，３３，３４，
３５内に各各１０”０ａｔｏｍｓ ／ｃｒｒｔ程度のボ
ロン等をＰ’７ｍ４１ 。
４２．４３，４４，４５として形成し、さらにエビ層３
２．３３．３４．３５内に１０２０ａ ｔｏｍｙ’ｄ程
度のリン等をＮ土層３７，３８，３９，４０として形成
する。
２．３３．３４．３５内に１０２０ａ ｔｏｍｙ’ｄ程
度のリン等をＮ土層３７，３８，３９，４０として形成
する。
このような構造にし、第３図すのようにＡＩなどの導電
体５０で総合結線すると、（ここでは模式図のため空間
配線しているが実際には５ｉ０２５１上で配線される。
体５０で総合結線すると、（ここでは模式図のため空間
配線しているが実際には５ｉ０２５１上で配線される。
）第３図ａに示されている一致回路が得られる。
第３図ａにおいて、ダイオードＤ、 、 Ｄ２はショッ
トキーダイオードでＡ入力端ＡからＡＩ配線されたエピ
タキシャル層３３と、点線でかこんだ表面境界４６上で
Ｄｌが、Ｂ入力端ＢからＭ配線されたエピタキシャル層
３４と点線でかこんだ表面境界４７上でＤ２が構成され
る。
トキーダイオードでＡ入力端ＡからＡＩ配線されたエピ
タキシャル層３３と、点線でかこんだ表面境界４６上で
Ｄｌが、Ｂ入力端ＢからＭ配線されたエピタキシャル層
３４と点線でかこんだ表面境界４７上でＤ２が構成され
る。
なおダイオード特性向上のため４６．４７のＡＩ下には
チタン等を入れる。
チタン等を入れる。
次に第３図ａに示されている一致回路の構成と動作を説
明する。
明する。
第３図ａにおいて、入力端Ａはショットキーダイオード
Ｄ１のカソード及びＮＰＮトランジスタＱ４のベースに
接続され、入力端ＢはショットキキーダイオードＤ２の
カソード及びＮＰＮ トランジスタＱ１のベースに接続
される。
Ｄ１のカソード及びＮＰＮトランジスタＱ４のベースに
接続され、入力端ＢはショットキキーダイオードＤ２の
カソード及びＮＰＮ トランジスタＱ１のベースに接続
される。
トランジスタＱ１．Ｑ２．Ｑ４．Ｑ５はＮＰＮ）ランジ
スタでトランジスタＱ３．Ｑ６．Ｑ７．Ｑ８はＰＮＰト
ランジスタであり、ＱｌとＱ７、Ｑ２とＱ３、Ｑ４とＱ
８、Ｑシリ６はそれぞれ１対のＩＩＬを構成している。
スタでトランジスタＱ３．Ｑ６．Ｑ７．Ｑ８はＰＮＰト
ランジスタであり、ＱｌとＱ７、Ｑ２とＱ３、Ｑ４とＱ
８、Ｑシリ６はそれぞれ１対のＩＩＬを構成している。
Ｄｌのアノード、Ｑ３のコレクタ、Ｑｌのコレクタ及び
Ｑ２のベースに互に直結され、Ａの信号はＤｌを通して
Ｑ２を駆動している。
Ｑ２のベースに互に直結され、Ａの信号はＤｌを通して
Ｑ２を駆動している。
またＤ２のアノード、Ｑ７のコレクタ、Ｑ４のコレクタ
及びＱ５のベースは互に直結され、Ｂの信号はＤ２を通
してＱ５を駆動している。
及びＱ５のベースは互に直結され、Ｂの信号はＤ２を通
してＱ５を駆動している。
次にＱ３のエミッタ、Ｑ６のエミッタ、Ｑ７１のエミッ
タ、Ｑ８のエミッタはＶｃｃ電源に接続され、Ｑ３のベ
ース、Ｑ６のベース、Ｑ７のベース、Ｑ８のベース、Ｑ
ｌのエミッタ、Ｑ２のエミッタ、Ｑ４のエミッタ、及び
Ｑ５のエミッタは接地される。
タ、Ｑ８のエミッタはＶｃｃ電源に接続され、Ｑ３のベ
ース、Ｑ６のベース、Ｑ７のベース、Ｑ８のベース、Ｑ
ｌのエミッタ、Ｑ２のエミッタ、Ｑ４のエミッタ、及び
Ｑ５のエミッタは接地される。
Ｑ２のコレクタとＱ５のコレクタは出力端（ＯＵＴ）に
接続される。
接続される。
次にこの回路の動作は次のようになる。
なお、Ｑ２のベースの信号をＸ、 Ｑ５のベースの信号
をＹとする。
をＹとする。
■Ａ＝０、Ｂ＝ＯのときＤｌは導通、Ｑｌは不導通によ
ってＸ＝０、Ｄ２は導通、Ｑ４は不導通、よってＹ＝Ｏ
１したがってＱ２．Ｑ５共に不導通、だから出力端（Ｏ
ＵＰ）の信号Ｓ＝１となる。
ってＸ＝０、Ｄ２は導通、Ｑ４は不導通、よってＹ＝Ｏ
１したがってＱ２．Ｑ５共に不導通、だから出力端（Ｏ
ＵＰ）の信号Ｓ＝１となる。
■Ａ＝１、Ｂ＝ＯのときＤｌは不導通、Ｑｌは不導通に
よってＸ二１、Ｄ２は導通、Ｑ４は導通、よって￥二〇
したがってＱ２が導通、Ｑ５が不導通でＳ二〇となる。
よってＸ二１、Ｄ２は導通、Ｑ４は導通、よって￥二〇
したがってＱ２が導通、Ｑ５が不導通でＳ二〇となる。
■Ａ＝０、Ｂ二１のとき、Ｄｌは導通、Ｑｌは導通、よ
ってＸ＝Ｏ１Ｄ２は不導通、Ｑ４は不導通によってＹ＝
１、したがってＱ２が不導通、Ｑ５が導通して、ｓ＝ｏ
となる。
ってＸ＝Ｏ１Ｄ２は不導通、Ｑ４は不導通によってＹ＝
１、したがってＱ２が不導通、Ｑ５が導通して、ｓ＝ｏ
となる。
■Ａ＝１、Ｂ二１のときＤｌは不導通、Ｑｌは導通によ
ってＸ＝Ｏ１Ｄ２は不導通、Ｑ４は導通よっ’ｒｙ＝ｏ
。
ってＸ＝Ｏ１Ｄ２は不導通、Ｑ４は導通よっ’ｒｙ＝ｏ
。
したがってＱ２ 、Ｑ５共に不導通でＳ＝１となる。
以上まとめると下表のようになる。
このように ５＝ＡＢ十ＡＢとなる。
また素子は４ケですむ。
また、この表から明らかなようにＸ＝ＡＢ、Ｙ二ＡＢで
あり、従って、この反転出力であるトランジスタＱ１．
Ｑ５の出力は各々Ａ十Ｂ、Ａ十Ｂとなる。
あり、従って、この反転出力であるトランジスタＱ１．
Ｑ５の出力は各々Ａ十Ｂ、Ａ十Ｂとなる。
すなわち、ＩＩＬとショットキーダイオードにより簡単
な構成によりＡＮＤゲート、ＯＲゲートが構成できるこ
とがわかる。
な構成によりＡＮＤゲート、ＯＲゲートが構成できるこ
とがわかる。
第４図ａは第３図ａにて示されたセクトスイッチ回路図
において、Ｑｌ、Ｑ２．Ｑ４及びＱ５をマルチコレクタ
とし、それぞれのコレクタの一つを第３図ａと同様に結
線し、それぞれのコレクタの他の一つを出力端としてい
る。
において、Ｑｌ、Ｑ２．Ｑ４及びＱ５をマルチコレクタ
とし、それぞれのコレクタの一つを第３図ａと同様に結
線し、それぞれのコレクタの他の一つを出力端としてい
る。
更に入力端ＢとＱｌのベースとの間並びに入力端ＡとＱ
４のベースとの間に、入力端方向へ電流が流れる極性で
、ダイオードＤ３．Ｄ４を接続している。
４のベースとの間に、入力端方向へ電流が流れる極性で
、ダイオードＤ３．Ｄ４を接続している。
第４図すは、第４図ａにて示されたセレクトスイッチ回
路薗において、Ｑ２及びＱ５のコレクタをそれぞれ１つ
迫力目し、このコレクタをそれぞれのベースに接続して
いる。
路薗において、Ｑ２及びＱ５のコレクタをそれぞれ１つ
迫力目し、このコレクタをそれぞれのベースに接続して
いる。
このようにすると、ベースの蓄積電荷をコレクタへ放電
することができるのでスイッチングスピードを向上する
ことができる。
することができるのでスイッチングスピードを向上する
ことができる。
第４図Ｃは、第４図Ｃにて示されたセクトスイッチ回路
図において、Ｑｌ及びＱ４のコレクタをそれぞれ１つ追
カロし、このコレクタをそれぞれのベースに接続してい
る。
図において、Ｑｌ及びＱ４のコレクタをそれぞれ１つ追
カロし、このコレクタをそれぞれのベースに接続してい
る。
このようにすると、第４図すに示されたセレクトスイッ
チ回路より更にスイッチングスピードを向上することが
できる。
チ回路より更にスイッチングスピードを向上することが
できる。
また上述の記載において、Ｐ層とＮ層とを逆にしてもよ
いことは明らかであり、このときはＮＰＮトランジスタ
をＰＮＰトランジスタに、アノードをカソードに、カソ
ードをアノードに正電源を負電源に、正論理を負論理に
それぞれ置換すればよＧ）。
いことは明らかであり、このときはＮＰＮトランジスタ
をＰＮＰトランジスタに、アノードをカソードに、カソ
ードをアノードに正電源を負電源に、正論理を負論理に
それぞれ置換すればよＧ）。
以上記載したように本発明によれば一致回路用半導体論
理回路においてＩＩＬを使用することにより素子数の少
ない、簡単な構造で、かつ低消費電力の集積回路に適し
た回路とすることができる。
理回路においてＩＩＬを使用することにより素子数の少
ない、簡単な構造で、かつ低消費電力の集積回路に適し
た回路とすることができる。
第１図ａは従来のＩＩＬの構造を示す断面図、第１図す
は第１図ａの等価回路図、第２図ａは従来のＮＯＲゲー
ト回路図、第２図すは従来のＮＯＲゲートを使用した一
致回路図、第２図Ｃは第２図すのブロックダイヤグラム
、第３図ａは本発明の一実施例の回路図、第３図すは前
記本発明の一実施例の集積回路の断面図、第４図ａ、ｂ
、ｃは第３図ａに示された回路図の応用例の回路図であ
る。 Ａ、Ｂ・・・・・・入力端、ＯＵＴ・・・・・・出力端
、Ｖｃ・・・・・・電源端、Ｄｌ、Ｄ２・・・・・・ダ
イオード、Ｑ１〜Ｑ８・・間トランジスタ。
は第１図ａの等価回路図、第２図ａは従来のＮＯＲゲー
ト回路図、第２図すは従来のＮＯＲゲートを使用した一
致回路図、第２図Ｃは第２図すのブロックダイヤグラム
、第３図ａは本発明の一実施例の回路図、第３図すは前
記本発明の一実施例の集積回路の断面図、第４図ａ、ｂ
、ｃは第３図ａに示された回路図の応用例の回路図であ
る。 Ａ、Ｂ・・・・・・入力端、ＯＵＴ・・・・・・出力端
、Ｖｃ・・・・・・電源端、Ｄｌ、Ｄ２・・・・・・ダ
イオード、Ｑ１〜Ｑ８・・間トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ エミッタ、ベース、コレクタを有する第一導電型の
第一のトランジスタと、エミッタ、ベース、コレクタを
有し、そのコレクタが前記第一のトランジスタのベース
に、ベースが前記第一のトランジスタのエミッタに、エ
ミッタが電源に接続され前記第一のトランジスタと共に
ＩＩＬを構成する第二導電型の第二のトランジスタと、
前記第一のトランジスタのコレクタに一端が接続される
ショットキーダイオードとを具備し、前記第一のトラン
ジスタのベースに第一の入力信号が、前記ショットキー
ダイオードの他端に第二の入力信号が各各供給され、前
記第一のトランジスタのコレクタに接続された出力回路
から論理出力を得ることを特徴とする半導体論理回路。 ２ 前記出力回路は、 エミッタ、ベース、コレクタを有し、そのエミッタが前
記第一のトランジスタのエミッタに、ベースが前記第一
のトランジスタのコレクタに接続される第一導電型の第
三のトランジスタと、エミッタ、ベース、コレクタを有
し、そのエミッタが前記第二のトランジスタのエミッタ
に、ベースが前記第二のトランジスタのベースに、コレ
クタが前記第三のトランジスタのベースに接続され前記
第三のトランジスタと共にＩＩＬを構成する第四のトラ
ンジスタを具備することを特徴とする特許請求の範囲第
１項記載の半導体論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50142177A JPS591009B2 (ja) | 1975-12-01 | 1975-12-01 | ハンドウタイロンリカイロ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50142177A JPS591009B2 (ja) | 1975-12-01 | 1975-12-01 | ハンドウタイロンリカイロ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5266365A JPS5266365A (en) | 1977-06-01 |
| JPS591009B2 true JPS591009B2 (ja) | 1984-01-10 |
Family
ID=15309144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50142177A Expired JPS591009B2 (ja) | 1975-12-01 | 1975-12-01 | ハンドウタイロンリカイロ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS591009B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5459088A (en) * | 1977-10-20 | 1979-05-12 | Toshiba Corp | Integrated circuit |
-
1975
- 1975-12-01 JP JP50142177A patent/JPS591009B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5266365A (en) | 1977-06-01 |
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