JPS59101868A - シヨツトキ−障壁と低抵抗接触とを有する半導体装置及びその製造方法 - Google Patents
シヨツトキ−障壁と低抵抗接触とを有する半導体装置及びその製造方法Info
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- JPS59101868A JPS59101868A JP57211309A JP21130982A JPS59101868A JP S59101868 A JPS59101868 A JP S59101868A JP 57211309 A JP57211309 A JP 57211309A JP 21130982 A JP21130982 A JP 21130982A JP S59101868 A JPS59101868 A JP S59101868A
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- Japan
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- semiconductor substrate
- region
- main surface
- layer
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/60—Schottky-barrier diodes
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置に係り、特に半導体基体に低抵抗接
触する電極と半導体基体にショットキー障壁を形成して
接触する電極とを具備する半導体装置及びその製造方法
に関する。
触する電極と半導体基体にショットキー障壁を形成して
接触する電極とを具備する半導体装置及びその製造方法
に関する。
半導体基体に低抵抗接触する電極と、半導体基体にショ
ットキー障壁を形成する様に接触する電極とを具備する
半導体装置の一つとして、ショットキーダイオードをク
ランプダイオードに用いるショットキーＴＴＬ回路（以
下５ＴＴＬ （ＳｃｈｏｔｔｋｙＴｒａｎｓｉｓｔｏｒ
’ｐｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ）と略す）が、
従来広く用いられている。電極と半導体基体との整流接
触を利用するショットキーダイオード（以下Ｓ Ｂ Ｄ
（８ｃｈｏｔｔｋｙ １３ａｒｒｉｅｒ Ｄｉｏｄｅ
）ト略す）は、順方向電圧降下が低いほど回路スピー
ドの劣化に対する余裕度が大きく、または素子面積を小
さくできる。この順方向特性を決めるのは、電極に用い
る金属と半導体基体であるＮ型シリコンとの仕事函数の
差（以下φＢと略す）であシ、φＢが小さいほど望まし
い。
ットキー障壁を形成する様に接触する電極とを具備する
半導体装置の一つとして、ショットキーダイオードをク
ランプダイオードに用いるショットキーＴＴＬ回路（以
下５ＴＴＬ （ＳｃｈｏｔｔｋｙＴｒａｎｓｉｓｔｏｒ
’ｐｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ）と略す）が、
従来広く用いられている。電極と半導体基体との整流接
触を利用するショットキーダイオード（以下Ｓ Ｂ Ｄ
（８ｃｈｏｔｔｋｙ １３ａｒｒｉｅｒ Ｄｉｏｄｅ
）ト略す）は、順方向電圧降下が低いほど回路スピー
ドの劣化に対する余裕度が大きく、または素子面積を小
さくできる。この順方向特性を決めるのは、電極に用い
る金属と半導体基体であるＮ型シリコンとの仕事函数の
差（以下φＢと略す）であシ、φＢが小さいほど望まし
い。
ところで、従来低電カシヨツトキーＴＴＬ（ＬＳＴＴＬ
）に用いる電極金属としては、φＢの低電ｐｕｒｅＡｔ
が一般に用いられる（φｖｒ ＝０．６７ ｅ Ｖ〜０
．７２ｅＶ）。第１図はＰ ｕ ｒｅ Ａ を電極をＳ
ＢＤ電極（６）およびバイポーラトランジスタのエミッ
タ電極（５）に用いた従来例の断面構造を示している。
）に用いる電極金属としては、φＢの低電ｐｕｒｅＡｔ
が一般に用いられる（φｖｒ ＝０．６７ ｅ Ｖ〜０
．７２ｅＶ）。第１図はＰ ｕ ｒｅ Ａ を電極をＳ
ＢＤ電極（６）およびバイポーラトランジスタのエミッ
タ電極（５）に用いた従来例の断面構造を示している。
１はコレクタ層となるＮ型りｊ半導体基体、２はＰ型ベ
ース層、３はＮ型エミツタ層、４は酸化膜、５はＮ型エ
ミツタ層３に低抵抗接触するｐｕｒｅＡｌ電極、６は半
導体基体１の主表面に露出するＰ型ベース層２、Ｎ型エ
ミツタ層とショットキー障壁が形成する様に接触するｐ
ｕｒｅＡｔ電極である。
ース層、３はＮ型エミツタ層、４は酸化膜、５はＮ型エ
ミツタ層３に低抵抗接触するｐｕｒｅＡｌ電極、６は半
導体基体１の主表面に露出するＰ型ベース層２、Ｎ型エ
ミツタ層とショットキー障壁が形成する様に接触するｐ
ｕｒｅＡｔ電極である。
ところで、ｐｕｒｅＡｘｔ電極に用いた場合、ｐｕｒｅ
ＡｔとＳｉ基板との反応によシ、浅いＰＮ接合の場合に
は耐圧劣化が生じる。通常０．８μｍ以上の接合深さく
第１図のエミツタ層３の接合深さ）にしか適用できない
。
ＡｔとＳｉ基板との反応によシ、浅いＰＮ接合の場合に
は耐圧劣化が生じる。通常０．８μｍ以上の接合深さく
第１図のエミツタ層３の接合深さ）にしか適用できない
。
一方、近年、高集積化のためにＰＮ接合深さが浅くなシ
（例えばエミッタ深さ０．４μｍ）、これに対する電極
としては、５ｉ（ｉ−数％含んたＡｌ（以下ｈｔ−ｓｔ
と略す）が用いられてきている。
（例えばエミッタ深さ０．４μｍ）、これに対する電極
としては、５ｉ（ｉ−数％含んたＡｌ（以下ｈｔ−ｓｔ
と略す）が用いられてきている。
この場合、Ａｔ中に含まれた３ｉが、ＡｔとＳｉ基板と
の反応を防ぐ。しかし、ｈｔ＊ｓｉで形成されたＳＢＤ
の電極は、電極と３ｉとの界面にＳｉの析出が生じ□る
現象等のため、見かけ上のφＢに０．８ｅＶ以上になっ
てしまう。第２図は従来例であるところの電極としてｈ
ｔ−ｓｉを用いた場合の断面構造を示している。５／、
６／は夫夫ｈｔ−ｓ：によるエミッタおよび８ＢＤ電極
であシ、第１図と同一符号は同−物及び相当物を示す。
の反応を防ぐ。しかし、ｈｔ＊ｓｉで形成されたＳＢＤ
の電極は、電極と３ｉとの界面にＳｉの析出が生じ□る
現象等のため、見かけ上のφＢに０．８ｅＶ以上になっ
てしまう。第２図は従来例であるところの電極としてｈ
ｔ−ｓｉを用いた場合の断面構造を示している。５／、
６／は夫夫ｈｔ−ｓ：によるエミッタおよび８ＢＤ電極
であシ、第１図と同一符号は同−物及び相当物を示す。
浅いＰＮ接合に適用できる電極構造としては、白金シリ
サイド（ｐｔ−ｓｉ）も用いられているがφＢは大きイ
（０，８５ｅＶ）。
サイド（ｐｔ−ｓｉ）も用いられているがφＢは大きイ
（０，８５ｅＶ）。
尚、半導体基体がＰ型の場合、ＳＢＤ穏ではφＢが大き
くすることが望まれるが（例えば、Ａｔではｏ、＋ｘｅ
ｖ、ｐｔｓｔでは０．２５ｅＶ、Ｎ型の場合と同様に、
浅いＰＮ接合に適用でき、しかもＳＢＤ部ではφＢが大
きくできる金属は卸られていない。
くすることが望まれるが（例えば、Ａｔではｏ、＋ｘｅ
ｖ、ｐｔｓｔでは０．２５ｅＶ、Ｎ型の場合と同様に、
浅いＰＮ接合に適用でき、しかもＳＢＤ部ではφＢが大
きくできる金属は卸られていない。
以上の様に、従来例に於いては、順方向電圧降下が低い
こと、また、浅いＰＮ接合の耐圧劣化が生じないことの
２点を同時には満足できなかった。
こと、また、浅いＰＮ接合の耐圧劣化が生じないことの
２点を同時には満足できなかった。
〔発明の目的〕
本発明の目的とするところは上記欠点を除去し、順方向
電圧降下が低く、かつ浅いＰＮ接合の耐圧劣化が生じな
い半導体装置及び工程数が少なく経済的な半導体装置の
製造方法を提供することにある。
電圧降下が低く、かつ浅いＰＮ接合の耐圧劣化が生じな
い半導体装置及び工程数が少なく経済的な半導体装置の
製造方法を提供することにある。
上記目的を達成する本発明半導体装置の特徴とするとこ
ろは、主表面を有し、上記主表面に露出する第１導電型
の第１の領域、上記第１の領域との間に形成されるＰＮ
接合が上記主表面に終端するように上記第１の領域内に
形成される第２導電型の第２の領域、を少なくとも有す
る半導体基体と、上記主表面に於いて上記第２の領域に
低抵抗接触する第１の電極と、上記第２の領域を除く上
記主表面の少なくとも一部にショットキー障壁が形成さ
れる様に接触する第２の電極とを具備するものに於いて
、上記第１の電極は上記第２の電極の材料と上記半導体
基体の材料との混合物からなることにある。
ろは、主表面を有し、上記主表面に露出する第１導電型
の第１の領域、上記第１の領域との間に形成されるＰＮ
接合が上記主表面に終端するように上記第１の領域内に
形成される第２導電型の第２の領域、を少なくとも有す
る半導体基体と、上記主表面に於いて上記第２の領域に
低抵抗接触する第１の電極と、上記第２の領域を除く上
記主表面の少なくとも一部にショットキー障壁が形成さ
れる様に接触する第２の電極とを具備するものに於いて
、上記第１の電極は上記第２の電極の材料と上記半導体
基体の材料との混合物からなることにある。
また、本発明半導体装置の製造方法の特徴とするところ
は、上記第１の電極は、上記第２の電極の材料からなる
第１層と、上記第１層上に形成される上記半導体基体の
材料、または上記第２の電極の材料と上記半導体基体の
材料との混合物からなる第２層とを積層して形成し、上
記第２層中の半導体基体の材料が上記第１層及び上記第
２層中にほぼ均一に濃度分布し、かつ上記第２の電極と
〔発明の実施例〕 以下本発明を実施例に基づき詳細に説明する。
は、上記第１の電極は、上記第２の電極の材料からなる
第１層と、上記第１層上に形成される上記半導体基体の
材料、または上記第２の電極の材料と上記半導体基体の
材料との混合物からなる第２層とを積層して形成し、上
記第２層中の半導体基体の材料が上記第１層及び上記第
２層中にほぼ均一に濃度分布し、かつ上記第２の電極と
〔発明の実施例〕 以下本発明を実施例に基づき詳細に説明する。
第３図は本発明半導体装置の一実施例であるＳＢＤ付の
ＮＰＮ）ランジスタの断面概略図である。
ＮＰＮ）ランジスタの断面概略図である。
１はＮ型コレクタ層となる一対の主表面を有する半導体
基体であるＮ型Ｓｉ基体、２はＮ型Ｓｉ基体１の一方の
主表面に露出し、基体１ＯＮ型層との間に形成されるＰ
Ｎ接合が基体１の一方主表面に終端するように形成され
るＰ型ベース層、３はＰ型代−ス層２との間に形成され
るＰＮ接合が基体１の一方の主表面に終端するよりにＰ
型代−ス層２内に形成されるＮ型エミツタ層、４は５ｉ
ｏｚ等の絶縁膜、１０は基体の一方の主表面に露出する
Ｎ型コレクタ層１、Ｐ型ベース層２にショットキー障壁
が形成される様に接触するｐｕｒｅＡｔからなるＳＢＤ
電極、１１は基体の一方の主表面に露出するＮ型エミツ
タ層と低抵抗接触するｈｔ−ｓｔからなるエミッタ電極
である。
基体であるＮ型Ｓｉ基体、２はＮ型Ｓｉ基体１の一方の
主表面に露出し、基体１ＯＮ型層との間に形成されるＰ
Ｎ接合が基体１の一方主表面に終端するように形成され
るＰ型ベース層、３はＰ型代−ス層２との間に形成され
るＰＮ接合が基体１の一方の主表面に終端するよりにＰ
型代−ス層２内に形成されるＮ型エミツタ層、４は５ｉ
ｏｚ等の絶縁膜、１０は基体の一方の主表面に露出する
Ｎ型コレクタ層１、Ｐ型ベース層２にショットキー障壁
が形成される様に接触するｐｕｒｅＡｔからなるＳＢＤ
電極、１１は基体の一方の主表面に露出するＮ型エミツ
タ層と低抵抗接触するｈｔ−ｓｔからなるエミッタ電極
である。
本実施例に於いては、ＳＢＤ電極１０はｐｕｒｅＡ７か
らなるので、ＮＷシリコン基体１に対してφＢを小さく
することができ、順方向電圧降下が低くなる。また、エ
ミッタ電極１１はＡｔ ｍ Ｓ ｉからなるのでＰ型代
−ス層２とＮ型エミツタ層３との間に形成されるＰＮ接
合を浅くできかつ耐圧劣化が生じない。
らなるので、ＮＷシリコン基体１に対してφＢを小さく
することができ、順方向電圧降下が低くなる。また、エ
ミッタ電極１１はＡｔ ｍ Ｓ ｉからなるのでＰ型代
−ス層２とＮ型エミツタ層３との間に形成されるＰＮ接
合を浅くできかつ耐圧劣化が生じない。
第４図に第３図の実施例の製造方法の一例の工程図を示
す。
す。
公知の方法でＰｉベース層、Ｎ型エミツタ層が形成され
た半導体基体の主表面上の絶縁膜を電極形成部分のみを
公知のエツチング方法にて除去し、ｐ ｕ ｒ ｅ Ａ
ｔを蒸着する。ＳＢＤ電極をホトエツチングを用いて形
成した後、Ａｚ−ｓｉｉ蒸着し、エミッタ電極をホトエ
ツチングを用いて形成し、コンタクトアロイを行なう。
た半導体基体の主表面上の絶縁膜を電極形成部分のみを
公知のエツチング方法にて除去し、ｐ ｕ ｒ ｅ Ａ
ｔを蒸着する。ＳＢＤ電極をホトエツチングを用いて形
成した後、Ａｚ−ｓｉｉ蒸着し、エミッタ電極をホトエ
ツチングを用いて形成し、コンタクトアロイを行なう。
第５図に第３図の実施例の製造方法の他の例である工程
図とそれに対応する概略断面図を示す。
図とそれに対応する概略断面図を示す。
バイポーラトランジスタの形成された基体にホトエツチ
ング全施し、コンタクト窓開け（第５図（ａ） ） ｆ
行なった後、ｌ） ｕ ｒ ｅＡｔ７ｅ Ｑ−７μ”
ＸＳｌを５％含んだＡｔ−５ｉｓを０．３μｍ同一装置
内で連続して蒸着する（第５図（ｂ））。この様な連続
蒸着は、例えば電子ビーム蒸着装置において、蒸着用ソ
ースとしてｐｕｒｅｈｔとＳｉ１電子銃として２個用意
し、ｐｕｒｅｈｔ ２蒸着しながら途中からＳｉを混入
させれば良い。また、スパッタ装置を用いる場合には、
ｐｕｒｅＡ７のターゲットとｈｔ−ｓｉのターゲラトラ
同じ装置内に用意する事で可能である。
ング全施し、コンタクト窓開け（第５図（ａ） ） ｆ
行なった後、ｌ） ｕ ｒ ｅＡｔ７ｅ Ｑ−７μ”
ＸＳｌを５％含んだＡｔ−５ｉｓを０．３μｍ同一装置
内で連続して蒸着する（第５図（ｂ））。この様な連続
蒸着は、例えば電子ビーム蒸着装置において、蒸着用ソ
ースとしてｐｕｒｅｈｔとＳｉ１電子銃として２個用意
し、ｐｕｒｅｈｔ ２蒸着しながら途中からＳｉを混入
させれば良い。また、スパッタ装置を用いる場合には、
ｐｕｒｅＡ７のターゲットとｈｔ−ｓｉのターゲラトラ
同じ装置内に用意する事で可能である。
すなわち、第５図（ｂ）に相同する工程は、１回の蒸着
に等しい。なお、蒸着膜の構造としては、ｐｕｒｅＡｔ
（１μｍ）の上にＳｉのみを蒸着（０，１μｍ）しても
よい。
に等しい。なお、蒸着膜の構造としては、ｐｕｒｅＡｔ
（１μｍ）の上にＳｉのみを蒸着（０，１μｍ）しても
よい。
次に、ホトエツチング工程によ、９．５ＢＤＱ部上のＡ
ｚ−ｓｉ層のみ全除去する（第５図（Ｃ））。
ｚ−ｓｉ層のみ全除去する（第５図（Ｃ））。
続いて、ホトエツチングによシ全体の電極パターンを形
成する（第５図（ｄ））。この結果、ＳＢＤ部にはｐｕ
ｒｅｈｔ電極１０が、エミッタ電極部分にはｐ ｕ ｒ
ｅＡｔ／Ａｔ−８ｉ （７） ２層膜の電極７，８が
形成される。
成する（第５図（ｄ））。この結果、ＳＢＤ部にはｐｕ
ｒｅｈｔ電極１０が、エミッタ電極部分にはｐ ｕ ｒ
ｅＡｔ／Ａｔ−８ｉ （７） ２層膜の電極７，８が
形成される。
この後、コンタクトアロイ（４ｓｏｃ、３ｏ分、Ｈ２雰
囲気）を行なう。この結果、ＳＢＤ部はφｍ ＝０．７
２ ｅＶの接合が形成され、一方エミッタ部（’ａ合深
す０．４ ｐ ｍ ） ｃＤ電極１１は、ｈｔ−ｓｉか
らのＢｉの拡散によシＳｉがほば均一に濃度分布するＡ
ｔ−５ｉ（ｓｉ含有量約１５％）となるため電極とＳｉ
半導体基体との反応は殆んど進まず、浅いＰＮ接合に対
する耐圧劣化の問題は生じない（第５図（ｅ））。
囲気）を行なう。この結果、ＳＢＤ部はφｍ ＝０．７
２ ｅＶの接合が形成され、一方エミッタ部（’ａ合深
す０．４ ｐ ｍ ） ｃＤ電極１１は、ｈｔ−ｓｉか
らのＢｉの拡散によシＳｉがほば均一に濃度分布するＡ
ｔ−５ｉ（ｓｉ含有量約１５％）となるため電極とＳｉ
半導体基体との反応は殆んど進まず、浅いＰＮ接合に対
する耐圧劣化の問題は生じない（第５図（ｅ））。
以上説明してきた様に、本実施例によれば、第４図に示
した例に比べ、電極蒸着回数が１回で済むため、工程数
の低減の利点を持ち、また、コンタクト抵抗のばらつき
等の問題も生じない。すなわち、比較的簡単な工程でφ
βの低いＳＢＤと、浅い接合に対する電極形成を実現で
き、ＳＢＤを用いた半導体装置の製造上効果が大きい。
した例に比べ、電極蒸着回数が１回で済むため、工程数
の低減の利点を持ち、また、コンタクト抵抗のばらつき
等の問題も生じない。すなわち、比較的簡単な工程でφ
βの低いＳＢＤと、浅い接合に対する電極形成を実現で
き、ＳＢＤを用いた半導体装置の製造上効果が大きい。
以上述べた実施例に於いては、Ｎ型半導体基体を例にと
って説明したが、Ｐ型半導体基体にも本発明は適用でき
る。
って説明したが、Ｐ型半導体基体にも本発明は適用でき
る。
また、ＳＢＤの付い７’ｃＮＰＮ）ランジスタを例にと
って説明したが、これに限らず、一般的な、主表面を有
し、上記主表面に露出する第１導電型の第１の領域、上
記第１の領域との間に形成されるＰＮ接合が上記主表面
に終端するように上記第１の領域内に形成される第２導
電型の第２の領域、を少なくとも有する半導体基体と、
上記主表面に於いて上記第２の領域に低抵抗接触する第
１の電極と、上記第２の領域を除く上記主表面の少なく
とも一部にショットキー障壁が形成される様に接触する
第２−の電極とを具備する半導体装置に本発明は適用で
きる。
って説明したが、これに限らず、一般的な、主表面を有
し、上記主表面に露出する第１導電型の第１の領域、上
記第１の領域との間に形成されるＰＮ接合が上記主表面
に終端するように上記第１の領域内に形成される第２導
電型の第２の領域、を少なくとも有する半導体基体と、
上記主表面に於いて上記第２の領域に低抵抗接触する第
１の電極と、上記第２の領域を除く上記主表面の少なく
とも一部にショットキー障壁が形成される様に接触する
第２−の電極とを具備する半導体装置に本発明は適用で
きる。
以上述べた様に本発明によれば、順方向電圧降下が低く
、かつ浅いＰＮ接合の耐圧劣化が生じない半導体装置を
得ることができる。
、かつ浅いＰＮ接合の耐圧劣化が生じない半導体装置を
得ることができる。
さらに、本発明によれば、工程数が少なく経済的な半導
体装置の製造方法を得ることができる。
体装置の製造方法を得ることができる。
第１図及び第２図は従来例である半導体装置の概略断面
図、第３図は本発明半導体装置の一実施例の概略断面図
、第４図は第３図の実施例の製造方法の一例を示す概略
工程図、第５図は本発明半導体装置の製造方法の一実施
例を示す概略工程図とそれに対応する概略断面図である
。 ｌ・・・Ｎ型半導体基体、２・・・Ｐ型ベース層、３・
・・Ｎ型エミツタ層、１０・・・８ＢＤ電極、１１・・
・エミッタ電極。
図、第３図は本発明半導体装置の一実施例の概略断面図
、第４図は第３図の実施例の製造方法の一例を示す概略
工程図、第５図は本発明半導体装置の製造方法の一実施
例を示す概略工程図とそれに対応する概略断面図である
。 ｌ・・・Ｎ型半導体基体、２・・・Ｐ型ベース層、３・
・・Ｎ型エミツタ層、１０・・・８ＢＤ電極、１１・・
・エミッタ電極。
Claims (1)
- 【特許請求の範囲】 １、主表面を有し、上記主表面に露出する第１導電型の
第１の領域、上記第１の領域との間に形成されるＰＮ接
合が上記主表面に終端するように上記第１の領域内に形
成される第２導電型の第２の領域、を少なくとも有する
半導体基体と、上記主表面に於いて上記第２の領域に低
抵抗接触する第１の電極と、上記第２の領域を除く上記
主表面の少なくとも一部にショットキー障壁が形成され
る様に接触する第２の電極とを具備するものに於いて、
上記第１の電極は上記第２の電極の材料と上記半導体基
体の材料との混合物ｔ・らなることを特徴とする半導体
装置。 ２、特許請求の範囲第１項に於いて、上記半導体基体は
３ｉからなり、上記第１の電極はＡｔ−８ｉ“からなシ
、上記第２の電極はｐｕｒｅＡＡからなること′ｆ、％
徴とする半導体装置。 ３、主表面を有し、上記主表面に露出する第１導電型の
第１の領域、上記第１の領域との間に形成されるＰＮ接
合が上記主表面に終端するように上記第１の領域内に形
成される第２導電型の第２の領域、を少なくとも有する
半導体基体と、上記主表面に於いて上記第２の領域に低
抵抗接触する第１の電極と、上記第２の領域を除く上記
主表面の少なくとも一部にショットキー障壁が形成され
る様に接触する第２の電極とを具備する半導体装置の製
造方法に於いて、上記第１の電極は、上記第２の電極の
材料からなる第１層と１．上記第１層上に形成される上
記半導体基体の材料、または上記第２の電極の材料と上
記半導体基体の材料との混合物からなる第２層とを積層
して形成し、上記第２層中の半導体基体の材料が上記第
１層及び上記第２層中にほぼ均一に濃度分布し、かつ上
記第２の電極と上記半導体基体との接触部がショットキ
ー障壁を形成するに十分な温度と時間で熱処理すること
を特徴とする半導体装置の製造方法。 ４゜特許請求の範囲第３項に於いて、上記半導体基体は
Ｓｉからなり、上記第１の電極はｈｔ−ｓｉからなシ、
上記第２の電極はｐｕｒｅＡｔからなることを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57211309A JPS59101868A (ja) | 1982-12-03 | 1982-12-03 | シヨツトキ−障壁と低抵抗接触とを有する半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57211309A JPS59101868A (ja) | 1982-12-03 | 1982-12-03 | シヨツトキ−障壁と低抵抗接触とを有する半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59101868A true JPS59101868A (ja) | 1984-06-12 |
Family
ID=16603802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57211309A Pending JPS59101868A (ja) | 1982-12-03 | 1982-12-03 | シヨツトキ−障壁と低抵抗接触とを有する半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59101868A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009134295A (ja) * | 2007-11-08 | 2009-06-18 | Yamada Kogaku Kogyo Kk | 姿の複数面を同時に見る方法 |
-
1982
- 1982-12-03 JP JP57211309A patent/JPS59101868A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009134295A (ja) * | 2007-11-08 | 2009-06-18 | Yamada Kogaku Kogyo Kk | 姿の複数面を同時に見る方法 |
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