JPS59101929A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPS59101929A JPS59101929A JP57212211A JP21221182A JPS59101929A JP S59101929 A JPS59101929 A JP S59101929A JP 57212211 A JP57212211 A JP 57212211A JP 21221182 A JP21221182 A JP 21221182A JP S59101929 A JPS59101929 A JP S59101929A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- level
- terminal
- becomes
- conducting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
Landscapes
- Electronic Switches (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、デジタル信号を処理するディジタル回路の改
良された出力回路に関するものである。
良された出力回路に関するものである。
従来例の構成とその問題点
従来、この種の出力回路は第１図に示したように構成さ
れている。すなわち、抵抗器Ｒ１，トランジスタＱ１、
抵抗器Ｒ２を直列接続し、トランジスタＱ１のベースを
入力端子工に接続した入力側回路と、抵抗器Ｒ３、トラ
ンジスタＱ２、トランジスタＱ３を直列接続し、トラン
ジスタＱ３のコレクタを出力端子０に接続した出力側回
路とを電源に対して並列に接続し、トランジスタＱ２の
ベースはトランジスタＱ１のコレクタに、トランジスタ
Ｑ３のベースはトランジスタＱ１のエミッタにそれぞれ
接続している。
れている。すなわち、抵抗器Ｒ１，トランジスタＱ１、
抵抗器Ｒ２を直列接続し、トランジスタＱ１のベースを
入力端子工に接続した入力側回路と、抵抗器Ｒ３、トラ
ンジスタＱ２、トランジスタＱ３を直列接続し、トラン
ジスタＱ３のコレクタを出力端子０に接続した出力側回
路とを電源に対して並列に接続し、トランジスタＱ２の
ベースはトランジスタＱ１のコレクタに、トランジスタ
Ｑ３のベースはトランジスタＱ１のエミッタにそれぞれ
接続している。
このように構成された従来例は入力端子Ｉに高レベルの
信号を印加すると、トランジスタＱ１およびトランジス
タＱ３が導通し、トランジスタ０２は非導追となるので
、出力端子ｄのレベルは低レベルとなる。この状態では
出力端子すに接続されている負荷（図示せず）から、出
力端子０１ トランジスタＱ３を通して電流が吸引され
る。また入力端チェに低レベルの信号を印加すると、ト
ランジスタＱ１およびトランジスタＱ３は非導通となり
、トランジスタＱ２は導通となるので、出力端子ｄのレ
ベルは高レベルとなる。この状態では電源（図示せず）
から抵抗器Ｒ３、トランジスタＱ２を通して電流が負荷
に供給される。しかしながら、入力端チェに印加される
信号が高レベルから低レベルに切換わるとき、すなわち
、トランジスタＱｚ 、Ｑ３がそれぞれ導通状態から非
導通状態へ移行する過程で、トランジスタＱ１．Ｑ３お
よび０２のすべてが導通状態となる現象が起こる。
信号を印加すると、トランジスタＱ１およびトランジス
タＱ３が導通し、トランジスタ０２は非導追となるので
、出力端子ｄのレベルは低レベルとなる。この状態では
出力端子すに接続されている負荷（図示せず）から、出
力端子０１ トランジスタＱ３を通して電流が吸引され
る。また入力端チェに低レベルの信号を印加すると、ト
ランジスタＱ１およびトランジスタＱ３は非導通となり
、トランジスタＱ２は導通となるので、出力端子ｄのレ
ベルは高レベルとなる。この状態では電源（図示せず）
から抵抗器Ｒ３、トランジスタＱ２を通して電流が負荷
に供給される。しかしながら、入力端チェに印加される
信号が高レベルから低レベルに切換わるとき、すなわち
、トランジスタＱｚ 、Ｑ３がそれぞれ導通状態から非
導通状態へ移行する過程で、トランジスタＱ１．Ｑ３お
よび０２のすべてが導通状態となる現象が起こる。
このような現象が起こると、電源から抵抗器Ｒ３、トラ
ンジスタＱ３を通してスパイク状の電流が流−、れるた
めに、回路システムに誤動作が生じるという欠点があっ
た。
ンジスタＱ３を通してスパイク状の電流が流−、れるた
めに、回路システムに誤動作が生じるという欠点があっ
た。
発明の目的
本発明は、上記従来例の欠点を解消することを目的とす
るものであり、入力側回路を改良することにより出力側
回路にスノくイク状の電流が流れるのを防止した出力回
路を提供するものである。
るものであり、入力側回路を改良することにより出力側
回路にスノくイク状の電流が流れるのを防止した出力回
路を提供するものである。
発明の構成
本発明は、出力側回路を構成する２個のトランジスタ、
すなわち、出力端子に高レベルを供給するトランジスタ
と、出力端子を低レベルに吸引するトランジスタを駆動
する入力側回路のトランジスタを各々に設け、入力信号
により駆動される前記入力側回路の２個のトランジスタ
が導通するときの入力信号のしきい値電圧を異にするこ
と、すなわち出力端子に高レベルを供給する出力側回路
の第３のトランジスタを駆動する入力側回路の第１のト
ランジスタが導通するときの入力信号のしきり値電圧ｖ
Ｔ１と、出力端子を低レベルに吸引する出力側回路の第
４のトランジスタを駆動する入力側回路の第２のトラン
ジスタが導通するときの入力信号のしきい値電圧ｖＴ２
を ｖＴｌ〈■Ｔ２ とすることにより、出力側回路の第３．第４のトランジ
スタが同時に導通することを防止する出力回路である。
すなわち、出力端子に高レベルを供給するトランジスタ
と、出力端子を低レベルに吸引するトランジスタを駆動
する入力側回路のトランジスタを各々に設け、入力信号
により駆動される前記入力側回路の２個のトランジスタ
が導通するときの入力信号のしきい値電圧を異にするこ
と、すなわち出力端子に高レベルを供給する出力側回路
の第３のトランジスタを駆動する入力側回路の第１のト
ランジスタが導通するときの入力信号のしきり値電圧ｖ
Ｔ１と、出力端子を低レベルに吸引する出力側回路の第
４のトランジスタを駆動する入力側回路の第２のトラン
ジスタが導通するときの入力信号のしきい値電圧ｖＴ２
を ｖＴｌ〈■Ｔ２ とすることにより、出力側回路の第３．第４のトランジ
スタが同時に導通することを防止する出力回路である。
実施例の説明
第２図は、本発明の一実施例を示したものである。第２
図において、入力側回路は、ベースが抵抗器Ｒ４を介し
て入力端子Ｉに接続され、コレクタが抵抗器Ｒ５’Ｑ介
して電源の一端に接続され、エミッタが電源の他端に接
続されたｎｐｎトランジスタＱ４と、ベースが入力端子
Ｉに接続されコレクタが抵抗器Ｒ６ｆ介して電源の前記
一端に接続され、エミッタが抵抗器Ｒ７を介して電源の
前記他端に接続されたｎｐｎ型トランジスタＱ５とから
構成され、出力側回路は、ベースが前記トランジスタＱ
４のコレクタに接続され、コレクタが電源の前記一端に
接続され、エミッタが出力端子０に接続されたｎｐｎ型
トランジスタＱ６と、ベースが前記トランジスタＱ５の
エミッタに接続され、コレクタが前記出力端子ｄに接続
され、エミッタが電源の前記他端に接続されたｎｐｎ型
トランジスタＱ７とから構成されている。もちろん抵抗
器Ｒ６，Ｒ６は定電流回路であってもよい。以上のよう
な構成において、入カ端チェに高レベル（２■ＢＥ以上
）の信号を印加すると、トランジスタＱ４．Ｑ５．Ｑ７
は導通状態となり、トランジスタＱ６は非導通となるの
で、出力端子６のレベルは低レベルとなる。この状態で
は出力端子ｄに接続されている負荷（図示せず）から、
出力端子０、）ランジスタＱ７を通して電流が吸引され
る。
図において、入力側回路は、ベースが抵抗器Ｒ４を介し
て入力端子Ｉに接続され、コレクタが抵抗器Ｒ５’Ｑ介
して電源の一端に接続され、エミッタが電源の他端に接
続されたｎｐｎトランジスタＱ４と、ベースが入力端子
Ｉに接続されコレクタが抵抗器Ｒ６ｆ介して電源の前記
一端に接続され、エミッタが抵抗器Ｒ７を介して電源の
前記他端に接続されたｎｐｎ型トランジスタＱ５とから
構成され、出力側回路は、ベースが前記トランジスタＱ
４のコレクタに接続され、コレクタが電源の前記一端に
接続され、エミッタが出力端子０に接続されたｎｐｎ型
トランジスタＱ６と、ベースが前記トランジスタＱ５の
エミッタに接続され、コレクタが前記出力端子ｄに接続
され、エミッタが電源の前記他端に接続されたｎｐｎ型
トランジスタＱ７とから構成されている。もちろん抵抗
器Ｒ６，Ｒ６は定電流回路であってもよい。以上のよう
な構成において、入カ端チェに高レベル（２■ＢＥ以上
）の信号を印加すると、トランジスタＱ４．Ｑ５．Ｑ７
は導通状態となり、トランジスタＱ６は非導通となるの
で、出力端子６のレベルは低レベルとなる。この状態で
は出力端子ｄに接続されている負荷（図示せず）から、
出力端子０、）ランジスタＱ７を通して電流が吸引され
る。
また入力端チェに低レベル（■ＢＥ以下）の信号を印加
すると、トランジスタＱ４ 、Ｑｓ 、ｏ７は非導通と
なり、トランジスタＱ６は導通となるので出力端子ｄの
レベルは高レベルとなる。この状態では電源からトラン
ジスタＱ６を通して電流が負荷に供給される。すなわち
トランジスタＱ４．Ｑｓが導通するときの入カ端チェの
入力信号のしきい値電圧ｖＴ１．ｖＴ２ はそれぞれ ｖＴ１２ｖＢＥ ｖＴ２ ” ２”ＢＥ であり ｖＴｌ＜ｖＴ２ の関係にある。ここでｖＢＥはトランジスタのベース・
エミッタ間電圧である。したがって入力端子■に印加さ
れる信号が高レベルから低レベルに、あるいは低レベル
から高レベルに切換わるとき、すなわち入力信号レベル
ＶＩが ＶＴｌ ＜ ＶＩ ＜ ＶＴ２ のときはトランジスタＱ４のみが導通状態となり、トラ
ンジスタＱ６を非導通状態にし、出力側回路にスパイク
状の電流が流れるのを防止することができる。
すると、トランジスタＱ４ 、Ｑｓ 、ｏ７は非導通と
なり、トランジスタＱ６は導通となるので出力端子ｄの
レベルは高レベルとなる。この状態では電源からトラン
ジスタＱ６を通して電流が負荷に供給される。すなわち
トランジスタＱ４．Ｑｓが導通するときの入カ端チェの
入力信号のしきい値電圧ｖＴ１．ｖＴ２ はそれぞれ ｖＴ１２ｖＢＥ ｖＴ２ ” ２”ＢＥ であり ｖＴｌ＜ｖＴ２ の関係にある。ここでｖＢＥはトランジスタのベース・
エミッタ間電圧である。したがって入力端子■に印加さ
れる信号が高レベルから低レベルに、あるいは低レベル
から高レベルに切換わるとき、すなわち入力信号レベル
ＶＩが ＶＴｌ ＜ ＶＩ ＜ ＶＴ２ のときはトランジスタＱ４のみが導通状態となり、トラ
ンジスタＱ６を非導通状態にし、出力側回路にスパイク
状の電流が流れるのを防止することができる。
次に本発明の他の実施例を第３図に示す。
第３図は第２図の構成の他に、抵抗器Ｒ８をトランジス
タＱ４のベースとエミッタ間に追加した構成となってい
る。抵抗器Ｒ８を追加することによりトランジスタＱ４
が導通するときの入力端子ＶＴ１−（１＋ Ｒｅ ）
ＶＢＥ となり、抵抗器Ｒ４、Ｒｓの抵抗値の比により任意に設
定でき、入力端チェの入力信号レベル■φく■Ｔ１〈Ｖ
Ｉ〈■Ｔ２ のとき、すなわちトランジスタＱ６およびＱ７が共に非
導通となる時間を短縮することが可能となる０ 発明の詳細 な説明したように本発明によれば非常に簡単な構成で出
力レベルが高レベルから低レベルに、あるいは低レベル
から高レベルに移行するとき、回路にスパイク状の電流
が流れるのを防止することが出来、回路システムの誤動
作が防げるという特徴がある。
タＱ４のベースとエミッタ間に追加した構成となってい
る。抵抗器Ｒ８を追加することによりトランジスタＱ４
が導通するときの入力端子ＶＴ１−（１＋ Ｒｅ ）
ＶＢＥ となり、抵抗器Ｒ４、Ｒｓの抵抗値の比により任意に設
定でき、入力端チェの入力信号レベル■φく■Ｔ１〈Ｖ
Ｉ〈■Ｔ２ のとき、すなわちトランジスタＱ６およびＱ７が共に非
導通となる時間を短縮することが可能となる０ 発明の詳細 な説明したように本発明によれば非常に簡単な構成で出
力レベルが高レベルから低レベルに、あるいは低レベル
から高レベルに移行するとき、回路にスパイク状の電流
が流れるのを防止することが出来、回路システムの誤動
作が防げるという特徴がある。
第１図は従来の出力回路の構成を示す電気回路図、第２
図および第３図はそれぞれ本発明の実施例の電気回路図
である。 ■・・ 入力端子、Ｏ・・・ 出力端子、Ｑｌ、Ｑ２゜
Ｑ３ ＋Ｑ４ ＋Ｑ５ ！Ｑｅ 、ｏ７”’−ｎｐｎ型
トランジスタ、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６゜
Ｒ７，Ｒ８・ ・抵抗器。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図
図および第３図はそれぞれ本発明の実施例の電気回路図
である。 ■・・ 入力端子、Ｏ・・・ 出力端子、Ｑｌ、Ｑ２゜
Ｑ３ ＋Ｑ４ ＋Ｑ５ ！Ｑｅ 、ｏ７”’−ｎｐｎ型
トランジスタ、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６゜
Ｒ７，Ｒ８・ ・抵抗器。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図
Claims (2)
- （１）ベース抵抗を介して入力端子に接続され、コレク
タが電源の一端に、エミ”）夕が前記電源の他端にそれ
ぞれ接続された第１のトランジスタと、その第１のトラ
ンジスタの出力信号によ−〕で駆動され、コレクタとエ
ミッタが前記電源の前記一端と出力端子の間に接続され
た第２のトランジスタと、ベースが少なくとも１個のＰ
Ｎ接合体を介して前記入力端子に接続され、エミッタが
前記電源の前記他端に接続され、コレクタが前記出力端
子に接続された第３のトランジスタを具備した出力回路
。 - （２）第１のトランジスタのコレクタが第２のトランジ
スタのベースと電流制限手段を介して電源の一端にそれ
ぞれ接続されＰＮ接合体は第４のトランジスタであって
、その第４のトランジスタのコレクタは第２の抵抗手段
を介して前記電源の前記一端に、エミッタは第３の抵抗
を介して前記電源の他端に、ベースは入力端子にそれぞ
れ接続された特許請求の範囲第１項記載の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57212211A JPS59101929A (ja) | 1982-12-02 | 1982-12-02 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57212211A JPS59101929A (ja) | 1982-12-02 | 1982-12-02 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59101929A true JPS59101929A (ja) | 1984-06-12 |
Family
ID=16618765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57212211A Pending JPS59101929A (ja) | 1982-12-02 | 1982-12-02 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59101929A (ja) |
-
1982
- 1982-12-02 JP JP57212211A patent/JPS59101929A/ja active Pending
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