JPS59101930A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPS59101930A JPS59101930A JP57212212A JP21221282A JPS59101930A JP S59101930 A JPS59101930 A JP S59101930A JP 57212212 A JP57212212 A JP 57212212A JP 21221282 A JP21221282 A JP 21221282A JP S59101930 A JPS59101930 A JP S59101930A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- base
- collector
- power supply
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
Landscapes
- Electronic Switches (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野。
本発明は、デジタル信号を処理するデジタル回路の改良
された出力回路に関するものである。
された出力回路に関するものである。
従来例の構成とその問題点
従来、この種の出力回路は第１図に示したように構成さ
れている。すなわち、抵抗器Ｒ１，トランジスタＱ１
、抵抗器Ｒ２１直列接続し、トランジスタＱ１のベース
に入力端子ｌに接続した入力側回路と、抵抗器Ｒ３，ト
ランジスタＱ２．トランジスタＱ３を直列接続し、トラ
ンジスタＱ３のコレクタを出力端子０に接続した出力側
回路とを電源に対して並列に接続し、トランジスタＱ２
のベースはトランジスタＱ１のコレクタに、トランジス
タＱ３のベースはトランジス゛りＱｌのエミッタにそれ
ぞれ接続されている。
れている。すなわち、抵抗器Ｒ１，トランジスタＱ１
、抵抗器Ｒ２１直列接続し、トランジスタＱ１のベース
に入力端子ｌに接続した入力側回路と、抵抗器Ｒ３，ト
ランジスタＱ２．トランジスタＱ３を直列接続し、トラ
ンジスタＱ３のコレクタを出力端子０に接続した出力側
回路とを電源に対して並列に接続し、トランジスタＱ２
のベースはトランジスタＱ１のコレクタに、トランジス
タＱ３のベースはトランジス゛りＱｌのエミッタにそれ
ぞれ接続されている。
このように構成された従来例は入力端子Ｉに高レベルの
信号を印加すると、トランジスタＱ１およびトランジス
タＱ３が導通し、トランジスタＱ２は非導通となるので
、出力端子○のレベルは低レベルとなる。この状態では
出力端子０に接続されている負荷（図示せず）から、出
力端子０．）ランジスタＱ３を通して電流が吸引される
。また入力端子Ｉに低レベルの信号を印加すると、トラ
ンジスタＱ１およびトランジスタＱ３は非導通となり、
トランジスタＱ２は導通となるので、出力端子０ ノＬ
／ ヘルは高レベルとなる。この状態では電源（図示せ
ず）から抵抗器Ｒ３，トランジスタＱ２を通して電流が
負荷に供給される。しかしながら、入力端子Ｉに印加さ
れる信号が高レベルから低レベルに切換わるとき、すな
わちトランジスタＱ１゜Ｑ３がそれぞれ導通状態から非
導通状態へ移行する過程で、トランジスタＱ１ 、Ｑ３
およびＱ２のすべてが導通状態となる現象が生じる。こ
のような現象が起こると、電源から抵抗器Ｒ３，トラン
ジスタＱ２．トランジスタＱ３を通してスパイク状の電
流が流れるために、回路システムに誤動作が生じるとい
う欠点があった。
信号を印加すると、トランジスタＱ１およびトランジス
タＱ３が導通し、トランジスタＱ２は非導通となるので
、出力端子○のレベルは低レベルとなる。この状態では
出力端子０に接続されている負荷（図示せず）から、出
力端子０．）ランジスタＱ３を通して電流が吸引される
。また入力端子Ｉに低レベルの信号を印加すると、トラ
ンジスタＱ１およびトランジスタＱ３は非導通となり、
トランジスタＱ２は導通となるので、出力端子０ ノＬ
／ ヘルは高レベルとなる。この状態では電源（図示せ
ず）から抵抗器Ｒ３，トランジスタＱ２を通して電流が
負荷に供給される。しかしながら、入力端子Ｉに印加さ
れる信号が高レベルから低レベルに切換わるとき、すな
わちトランジスタＱ１゜Ｑ３がそれぞれ導通状態から非
導通状態へ移行する過程で、トランジスタＱ１ 、Ｑ３
およびＱ２のすべてが導通状態となる現象が生じる。こ
のような現象が起こると、電源から抵抗器Ｒ３，トラン
ジスタＱ２．トランジスタＱ３を通してスパイク状の電
流が流れるために、回路システムに誤動作が生じるとい
う欠点があった。
発明の目的
本発明は、上記従来列の欠点を解消することを目的とす
るものであり、出力側回路にスパイク状の電流が流れる
のを防止した出力回路を提供するものである。
るものであり、出力側回路にスパイク状の電流が流れる
のを防止した出力回路を提供するものである。
発明の構成
本発明は、出力側回路を構成する２個のトランジスタ、
すなわち、出力端子に高レベルを供給するトランジスタ
と、出力端子を低レベルに吸引するトランジスタを駆動
する入力側回路のトランジスタを各々に設け、入力信号
により駆動される該入力側回路のトランジスタが導通す
るときの入力信号のしきい値電圧を異にすること、すな
わち出力端子に高レベルを供給する出力側回路の第３の
トランジスタを駆動する入力側回路の第１．第２のトラ
ンジスタが導通するときの入力信号のしきい値電圧ｖＴ
１と、出力端子を低レベルに吸引する出力側回路の第４
のトランジスタを駆動する入力側回路の第５のトランジ
スタが導通するときの入力信号のしきい値電圧ｖＴ２を ｖＴｌ〈ｖＴ２ とすることにより、出力側回路の第３．第４のトランジ
スタが同時に導通することを防止する出力回路である。
すなわち、出力端子に高レベルを供給するトランジスタ
と、出力端子を低レベルに吸引するトランジスタを駆動
する入力側回路のトランジスタを各々に設け、入力信号
により駆動される該入力側回路のトランジスタが導通す
るときの入力信号のしきい値電圧を異にすること、すな
わち出力端子に高レベルを供給する出力側回路の第３の
トランジスタを駆動する入力側回路の第１．第２のトラ
ンジスタが導通するときの入力信号のしきい値電圧ｖＴ
１と、出力端子を低レベルに吸引する出力側回路の第４
のトランジスタを駆動する入力側回路の第５のトランジ
スタが導通するときの入力信号のしきい値電圧ｖＴ２を ｖＴｌ〈ｖＴ２ とすることにより、出力側回路の第３．第４のトランジ
スタが同時に導通することを防止する出力回路である。
実施例の説明
第２図は本発明の一実施例を示したものである。
第２図において、入力側回路はベースが抵抗器Ｒ４を介
して入力端チェに接続され、コレクタが抵抗器Ｒ６を介
して電源の一端に接続され、エミッタが電源の他端に接
続されたｎＰｎ 型トランジスタＱ４と、ベースが前記
ｎｐｎ 型トランジスタＱ４のコレクタに接続され、コ
レクタが抵抗器Ｒ６を介して電源の前記一端に接続され
、エミッタが電源の前記他端に接続されたｎｐｎ 型ト
ランジスタＱ５と、ベースが入力端子Ｉに接続されコレ
クタが電源の前記一端に接続されたｎｐｎ 型トランジ
スタＱ８とから構成され、出力側回路はベースが抵抗器
Ｒ７を介して前記入力側回路のトランジスタＱ５のコレ
クタに接続され、エミッタが電源の前記一端に接続され
、コレクタが出力端子Ｏに接続されたｎｐｎ 型トラ
ンジスタＱ６と、コレクタが前記出力端子Ｏに接続され
、エミッタが電源の前記他端に接続され、ベースが前記
入力側回路のトランジスタＱ８のエミッタに接続された
ｎｐｎ型トランジスタＱ７とから構成されている。もち
ろん抵抗器Ｒ６は定電流回路であってもよい。以上のよ
うな構成において、入力端チェに高レベル（２ＶＢＥ以
上）の信号を印加すると、トランジスタＱ４．Ｑ８．Ｑ
７は導通状態となり、トランジスタＱｓ、Ｑｅは非導通
状態となるので出力端子００レベルは低レベルとなる。
して入力端チェに接続され、コレクタが抵抗器Ｒ６を介
して電源の一端に接続され、エミッタが電源の他端に接
続されたｎＰｎ 型トランジスタＱ４と、ベースが前記
ｎｐｎ 型トランジスタＱ４のコレクタに接続され、コ
レクタが抵抗器Ｒ６を介して電源の前記一端に接続され
、エミッタが電源の前記他端に接続されたｎｐｎ 型ト
ランジスタＱ５と、ベースが入力端子Ｉに接続されコレ
クタが電源の前記一端に接続されたｎｐｎ 型トランジ
スタＱ８とから構成され、出力側回路はベースが抵抗器
Ｒ７を介して前記入力側回路のトランジスタＱ５のコレ
クタに接続され、エミッタが電源の前記一端に接続され
、コレクタが出力端子Ｏに接続されたｎｐｎ 型トラ
ンジスタＱ６と、コレクタが前記出力端子Ｏに接続され
、エミッタが電源の前記他端に接続され、ベースが前記
入力側回路のトランジスタＱ８のエミッタに接続された
ｎｐｎ型トランジスタＱ７とから構成されている。もち
ろん抵抗器Ｒ６は定電流回路であってもよい。以上のよ
うな構成において、入力端チェに高レベル（２ＶＢＥ以
上）の信号を印加すると、トランジスタＱ４．Ｑ８．Ｑ
７は導通状態となり、トランジスタＱｓ、Ｑｅは非導通
状態となるので出力端子００レベルは低レベルとなる。
この状態では出力端子Ｏに接続された負荷（図示せず）
から、出力端子○、トランジスタＱ７を通して電流が吸
引される。また入力端チェに低レベル（ｖＢＥ以下）の
信号を印加すると、トランジスタＱ４．Ｑ８．Ｑ７は非
導通状態となり、トランジスタＱ６ 、Ｑｅは導通状態
となるので出力端子Ｏのレベルは高レベルとなる。この
状態では電源からトランジスタＱ６を通して電流が負荷
に供給される。
から、出力端子○、トランジスタＱ７を通して電流が吸
引される。また入力端チェに低レベル（ｖＢＥ以下）の
信号を印加すると、トランジスタＱ４．Ｑ８．Ｑ７は非
導通状態となり、トランジスタＱ６ 、Ｑｅは導通状態
となるので出力端子Ｏのレベルは高レベルとなる。この
状態では電源からトランジスタＱ６を通して電流が負荷
に供給される。
すなわちトランジスタＱ４が導通し、トランジスタＱ５
が非導通となり、トランジスタＱ６か導通するときの入
力端チェの入力信号のしきい直電圧ｖＴ１は ｖＴ１２ｖＢＥ であり、トランジスタＱ８．Ｑ７が導通するときの入力
端子ｌの入力信号のしきい値電圧”Ｔ２はＶ −２Ｖ
ＢＥ ２ であり、 ■Ｔ１〈ｖＴ２ の関係にある。ここで■ＢＥはトランジスタのベース・
エミッタ間電圧である。しだがって入力端チェに印加さ
れる信号が高レベルから低レベルに、あるいは低レベル
から高レベルに切換わるとき、すなわち入力信号レベル
ｖｌが ■Ｔ１＜ｖｌ〈ｖＴ２ のときはトランジスタＱ４のみが導通状態となり、その
他のトランジスタＱ６ 、Ｑｅ 、Ｑ７ 、Ｑｓは非導
通状態となり、出力側回路にスパイク状の電流が流れる
のを防止することができる。
が非導通となり、トランジスタＱ６か導通するときの入
力端チェの入力信号のしきい直電圧ｖＴ１は ｖＴ１２ｖＢＥ であり、トランジスタＱ８．Ｑ７が導通するときの入力
端子ｌの入力信号のしきい値電圧”Ｔ２はＶ −２Ｖ
ＢＥ ２ であり、 ■Ｔ１〈ｖＴ２ の関係にある。ここで■ＢＥはトランジスタのベース・
エミッタ間電圧である。しだがって入力端チェに印加さ
れる信号が高レベルから低レベルに、あるいは低レベル
から高レベルに切換わるとき、すなわち入力信号レベル
ｖｌが ■Ｔ１＜ｖｌ〈ｖＴ２ のときはトランジスタＱ４のみが導通状態となり、その
他のトランジスタＱ６ 、Ｑｅ 、Ｑ７ 、Ｑｓは非導
通状態となり、出力側回路にスパイク状の電流が流れる
のを防止することができる。
マタ、第２図の構成においてトランジスタＱ４のベース
・エミッタ間に抵抗器Ｒ８を追することにより、前記ｖ
Ｔ１は となり、抵抗器Ｒ４，Ｒ８の抵抗値の比によりｖＴｌを
任意に設定でき、入力端子Ｉの入力信号レベル■１が ■Ｔ１〈ｖｌ〈ｖＴ２ のとき、すなわちトランジスタＱ６およびＱ７が共に非
導通状態となる時間を短縮することも可能となる。
・エミッタ間に抵抗器Ｒ８を追することにより、前記ｖ
Ｔ１は となり、抵抗器Ｒ４，Ｒ８の抵抗値の比によりｖＴｌを
任意に設定でき、入力端子Ｉの入力信号レベル■１が ■Ｔ１〈ｖｌ〈ｖＴ２ のとき、すなわちトランジスタＱ６およびＱ７が共に非
導通状態となる時間を短縮することも可能となる。
発明の詳細
な説明したように本発明によれば非常に簡単な構成で出
力レベルが高レベルから低レベルに、あるいは低レベル
から高レベルに移行するとき、回路にスパイク状の電流
が流れるのを防止することかでき、回路システムの誤動
作を防げるという特徴がある。
力レベルが高レベルから低レベルに、あるいは低レベル
から高レベルに移行するとき、回路にスパイク状の電流
が流れるのを防止することかでき、回路システムの誤動
作を防げるという特徴がある。
第１図は従来の出力回路の構成を示す電気回路図、第２
図は本発明の一実施例の出力回路を示す電気回路図であ
る。 ■・ 入力端子、０・・・・・・出力端子、Ｑｌ 、
Ｑ２゜Ｑｓ、Ｑ４．Ｑｓ、Ｑ７．Ｑｓ・・・・・ｎｐｎ
型トランジスタ、Ｑｅ・・・・・・ｐｎｐ型トランジス
タ、Ｒ１゜Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７・・抵
抗器。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
図は本発明の一実施例の出力回路を示す電気回路図であ
る。 ■・ 入力端子、０・・・・・・出力端子、Ｑｌ 、
Ｑ２゜Ｑｓ、Ｑ４．Ｑｓ、Ｑ７．Ｑｓ・・・・・ｎｐｎ
型トランジスタ、Ｑｅ・・・・・・ｐｎｐ型トランジス
タ、Ｒ１゜Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７・・抵
抗器。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
Claims (2)
- （１）ベースが第１の抵抗を介して入力端子に接続され
、コレクタが電源の一端にエミ’）夕が電源の他端に接
続された第１のトランジスタと、その第１のトランジス
タの出力信号によって駆動され、エミッタが前記電源の
前記他端に接続された第２のトランジスタと、ベースが
前記第２のトランジスタのコレクタに第２の抵抗を弁し
て接続され、エミッタとコレクタが前記電源の前記一端
と出力端子の間に接続された第３のトランジスタと、ベ
ースが少なくとも１個のＰＮ接合体を弁して前記入力端
子に接続され、エミッタが前記電源の前記他端に接続さ
れ、コレクタが前記出力端子に接続された第４のトラン
ジスタを具備した出力回路。 - （２）第１のトランジスタのコレクタは第２のトランジ
スタのベースと、第３の抵抗手段を介して電源の一端に
接続され、前記第２のトランジスタのコレクタは第３の
トランジスタのベースに前記第２の抵抗を介して接続さ
れると共に、第４の抵抗を介して電源の前記一端に接続
され、ｐＮ接合体は第６のトランジスタであって、その
第６のトランジスタであって、その第５のトランジスタ
のコレクタは電源の前記一端に、エミッタは前記第４の
トランジスタのベースに、ベースは前記入力端子にそれ
ぞれ接続された特許請求の範囲第１項記載の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57212212A JPS59101930A (ja) | 1982-12-02 | 1982-12-02 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57212212A JPS59101930A (ja) | 1982-12-02 | 1982-12-02 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59101930A true JPS59101930A (ja) | 1984-06-12 |
Family
ID=16618784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57212212A Pending JPS59101930A (ja) | 1982-12-02 | 1982-12-02 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59101930A (ja) |
-
1982
- 1982-12-02 JP JP57212212A patent/JPS59101930A/ja active Pending
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