JPS59103121A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS59103121A JPS59103121A JP19857583A JP19857583A JPS59103121A JP S59103121 A JPS59103121 A JP S59103121A JP 19857583 A JP19857583 A JP 19857583A JP 19857583 A JP19857583 A JP 19857583A JP S59103121 A JPS59103121 A JP S59103121A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- processing
- external
- buffer
- board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bus Control (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、情報処理装置に関し、特にデータ転送用の双
方向バスを有する情報処理装置に係るものである。
方向バスを有する情報処理装置に係るものである。
従来、中央処理装置（ＣＰＵ）、メモリ、周辺装置から
の入出力データの制御を行なう入出力ボート等を１ボー
ド内に一体化され、かつこのボードと一本の共通バスに
よって接続された入出力周辺装置や主記憶装置等を含む
情報処理装置において、周辺装置がボードに接続された
主記憶装置と情報転送を行なう、所謂直接メモリアクセ
ス（ＤＭＡ；ダイレクトメモリアクセス）方式の場合は
、外部よシバス要求信号（ＨＯＬＤ信号）を加えて、現
在実行中のアドレスを退避させ中央処理装置を一時停止
せしめ、ボード内のバスを窒き状態にした状態で直接メ
モリアクセス（ＤＭＡ）を行なっていた。
の入出力データの制御を行なう入出力ボート等を１ボー
ド内に一体化され、かつこのボードと一本の共通バスに
よって接続された入出力周辺装置や主記憶装置等を含む
情報処理装置において、周辺装置がボードに接続された
主記憶装置と情報転送を行なう、所謂直接メモリアクセ
ス（ＤＭＡ；ダイレクトメモリアクセス）方式の場合は
、外部よシバス要求信号（ＨＯＬＤ信号）を加えて、現
在実行中のアドレスを退避させ中央処理装置を一時停止
せしめ、ボード内のバスを窒き状態にした状態で直接メ
モリアクセス（ＤＭＡ）を行なっていた。
このため直接メモリアクセスを行なっている間ボード内
の内部バスはＤＭＡ動作に占有されてしまい、中央処理
装置の動作がその間停止するためボード内で処理が実行
できる場合でも強制的にその処理を中断され、処理速度
が落ちるという欠点があった。
の内部バスはＤＭＡ動作に占有されてしまい、中央処理
装置の動作がその間停止するためボード内で処理が実行
できる場合でも強制的にその処理を中断され、処理速度
が落ちるという欠点があった。
本発明の目的はかかるＤＭＡ動作の場合でもＣＰＵの処
理を停止することなく並列実行ができる情報処理装置を
提供することにある。
理を停止することなく並列実行ができる情報処理装置を
提供することにある。
本発明はＣＰＵと第１のメモリとこれらを相互に接続す
る内部共通バスとを１つのユニット内に設け、このユニ
ットの外部に周辺装置と第２のメモリとを有し、周辺装
置と第２のメモリとはユニットの外の外部共通バスで共
通に相互接続され、前記内部共通バスと外部共通バスと
の間にバス制以下、本発明の一実施例を図面を参照して
詳細に説明する。第１図は、本実施例のブロック図であ
りｓ ｌボード処理装置１は中央処理装置２、メモリ
３、入出力装置４、バッファ５を含み、それ自体で完全
に１つの情報処理能力（１ユニ・ソト）を有している。
る内部共通バスとを１つのユニット内に設け、このユニ
ットの外部に周辺装置と第２のメモリとを有し、周辺装
置と第２のメモリとはユニットの外の外部共通バスで共
通に相互接続され、前記内部共通バスと外部共通バスと
の間にバス制以下、本発明の一実施例を図面を参照して
詳細に説明する。第１図は、本実施例のブロック図であ
りｓ ｌボード処理装置１は中央処理装置２、メモリ
３、入出力装置４、バッファ５を含み、それ自体で完全
に１つの情報処理能力（１ユニ・ソト）を有している。
データ転送用のバスはバッファ５を介して、それぞれ独
立した内部共通バス６と外部共通バス７とに分割されて
いる。さらに外部共通バス７には外部周辺装置として奥
接メモリアクセス・インターフ、エース８、外部周辺機
器９、主記憶装置ｌＯ等が接続され、複雑なプログラム
処理の実行ができる。この構成による情報処理装置内の
内部バス６と外部バス７との関係は次にあげる（５）〜
（口の４種の動作に分けることができる。
立した内部共通バス６と外部共通バス７とに分割されて
いる。さらに外部共通バス７には外部周辺装置として奥
接メモリアクセス・インターフ、エース８、外部周辺機
器９、主記憶装置ｌＯ等が接続され、複雑なプログラム
処理の実行ができる。この構成による情報処理装置内の
内部バス６と外部バス７との関係は次にあげる（５）〜
（口の４種の動作に分けることができる。
以下、第２図〜第５図を参照して（５）〜（Ｄ）の動作
を説明する。尚、図面中破線は使用されていないバスを
示し、実線で囲まれた斜線は使用中にあるバスを示して
いる。
を説明する。尚、図面中破線は使用されていないバスを
示し、実線で囲まれた斜線は使用中にあるバスを示して
いる。
（５）第２図において、１つのユニットを形成するｌボ
ード処理装置が外部バスと切シ離されて、ボード内で独
自の処理を実行している場合。この時、ＣＰＵ２によシ
バシファ−５勿閉じるように制御し、中央処理装置２は
ボード内で内部バス６を使用してメモリ３、入出力装置
１との間で処理を実行し、外部バスを空き状態とする。
ード処理装置が外部バスと切シ離されて、ボード内で独
自の処理を実行している場合。この時、ＣＰＵ２によシ
バシファ−５勿閉じるように制御し、中央処理装置２は
ボード内で内部バス６を使用してメモリ３、入出力装置
１との間で処理を実行し、外部バスを空き状態とする。
（ロ）第３図において、ｌボード処理装置Ｊが外部周辺
装置、例えば主記憶装置１０とデータ転送を行なってい
る場合。この時、中央処理装置２が主記憶装置１０、又
は入出力装置８，９とデータ転送を行なう為にバッファ
ー５を開け、外部バス７と内部バス６とを接続して使用
する。
装置、例えば主記憶装置１０とデータ転送を行なってい
る場合。この時、中央処理装置２が主記憶装置１０、又
は入出力装置８，９とデータ転送を行なう為にバッファ
ー５を開け、外部バス７と内部バス６とを接続して使用
する。
（Ｃ） 第４図において外部バス７はＤＭＡ転送の為
に使用されておシ、その間のボード内での処理（外部バ
ス７を使用しなければならない処理）を一時中断し、中
央処理装置２が待ち状態となっている場合。この時、Ｄ
ＭＡ転送命令が優先され割シ込まれた場合で外部バス７
が入出力装置８，９と主記憶装置１０に占有されており
、中央処理装置２は、現行実行中の処理を一時中断して
、場合によっては処理を示すアドレスを退避ｌ／レジス
タ移し、バッファ５を閉じて外部バス７が空くまで待ち
状態となる。
に使用されておシ、その間のボード内での処理（外部バ
ス７を使用しなければならない処理）を一時中断し、中
央処理装置２が待ち状態となっている場合。この時、Ｄ
ＭＡ転送命令が優先され割シ込まれた場合で外部バス７
が入出力装置８，９と主記憶装置１０に占有されており
、中央処理装置２は、現行実行中の処理を一時中断して
、場合によっては処理を示すアドレスを退避ｌ／レジス
タ移し、バッファ５を閉じて外部バス７が空くまで待ち
状態となる。
（至）第５図において、１ボード処理装置が内部バス６
のみ使用し、外部バス７はＤＭＡ命令実行の為に分離さ
れて使用されている場合。この時中央処理装置はＤＭＡ
命令を受はバッファ５を制御して内部バス６と外部バス
７を電気的に切シ離すことによって、１ボード処理装置
内の処理と外部装置間の処理（例えばＤＭＡ処理）を独
立に並列して動作させることができる。換言すれば、中
央処理装置２の命令によって制御されるボード内の処理
と、外部バス７を用いて実行される周辺装置間の処理と
が、同時刻に並列して処理されることになる。
のみ使用し、外部バス７はＤＭＡ命令実行の為に分離さ
れて使用されている場合。この時中央処理装置はＤＭＡ
命令を受はバッファ５を制御して内部バス６と外部バス
７を電気的に切シ離すことによって、１ボード処理装置
内の処理と外部装置間の処理（例えばＤＭＡ処理）を独
立に並列して動作させることができる。換言すれば、中
央処理装置２の命令によって制御されるボード内の処理
と、外部バス７を用いて実行される周辺装置間の処理と
が、同時刻に並列して処理されることになる。
以上のように、本実施例によれば、ＤＭＡ命令等外部割
シ込み命令が発生しても、中央処理装置が内部バス６の
みで処理できる場合には、処理を停止すること力く効率
よく処理を実行することができ処理速度は大幅に向上す
る。又、ボード内の内部バスとの接続に用いられるバッ
ファー５をボードの端部、即ちボードと外部バスとの接
続部に用いることによって、外部バスにモニターを付加
してボード内の処理状況を外部バス７を通してモニター
に映し出すこともでき、プログラム処理の過程をオペレ
ーターが正確に把握することができる。
シ込み命令が発生しても、中央処理装置が内部バス６の
みで処理できる場合には、処理を停止すること力く効率
よく処理を実行することができ処理速度は大幅に向上す
る。又、ボード内の内部バスとの接続に用いられるバッ
ファー５をボードの端部、即ちボードと外部バスとの接
続部に用いることによって、外部バスにモニターを付加
してボード内の処理状況を外部バス７を通してモニター
に映し出すこともでき、プログラム処理の過程をオペレ
ーターが正確に把握することができる。
更に、バッファー５はＴＴＬ（）ランシスタートランジ
スターロジック）回路で構成された３ステーｌ（ｔレベ
ル、０レベル、ハイインピーダンス）バッファでよく、
その制御は、ＣＰＵによってゲート制御してもよいし、
又通常のトランス７ア−ゲートでもよい。尚、本実施例
中、ボード内処理と外部装置間処理が独自に行なわれる
時、バッファー５を全て制御した例を提示したが、中央
処理装置の処理が外部バスを必要とする時のみバッファ
ー５を開け、その他は閉じた状態に設定しておいてもよ
い。
スターロジック）回路で構成された３ステーｌ（ｔレベ
ル、０レベル、ハイインピーダンス）バッファでよく、
その制御は、ＣＰＵによってゲート制御してもよいし、
又通常のトランス７ア−ゲートでもよい。尚、本実施例
中、ボード内処理と外部装置間処理が独自に行なわれる
時、バッファー５を全て制御した例を提示したが、中央
処理装置の処理が外部バスを必要とする時のみバッファ
ー５を開け、その他は閉じた状態に設定しておいてもよ
い。
第１図は本発明の一実施例を示すブロック構成図、第２
図ないし第５図はその動作を説明するための動作状態図
である。 １・・・・・・１ボード処理装置、２・・・・・・中央
処理装置、３・・・・・・メモリ、４・・・・・・入出
力装置、５・・・・・・バッファ、６・・・・・・内部
バス、７・・・・・・外部バス、８・・・・・・直接メ
モリアクセスインターフェース、９・・・・・・外部周
辺機器、１０・・・・・・主記憶装置。
図ないし第５図はその動作を説明するための動作状態図
である。 １・・・・・・１ボード処理装置、２・・・・・・中央
処理装置、３・・・・・・メモリ、４・・・・・・入出
力装置、５・・・・・・バッファ、６・・・・・・内部
バス、７・・・・・・外部バス、８・・・・・・直接メ
モリアクセスインターフェース、９・・・・・・外部周
辺機器、１０・・・・・・主記憶装置。
Claims (1)
- 一つのユニット内に少なくとも鮫中央処理部と第１の記
憶部とこれらに共通に接続された内部共通バスとを有し
、前記内部共通バスと前記外部共通バスとの間にバス制
御回路を設け、該バス制御回路をオン・オンすることに
よって前記内部共通バスと前記外部共通バスとの結合、
非結合を制御するようにしたことを特徴とする情報処理
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19857583A JPS59103121A (ja) | 1983-10-24 | 1983-10-24 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19857583A JPS59103121A (ja) | 1983-10-24 | 1983-10-24 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59103121A true JPS59103121A (ja) | 1984-06-14 |
| JPS6242309B2 JPS6242309B2 (ja) | 1987-09-08 |
Family
ID=16393452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19857583A Granted JPS59103121A (ja) | 1983-10-24 | 1983-10-24 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59103121A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5307468A (en) * | 1989-08-23 | 1994-04-26 | Digital Equipment Corporation | Data processing system and method for controlling the latter as well as a CPU board |
| WO2003036487A1 (en) * | 2001-10-22 | 2003-05-01 | Apple Computer, Inc. | Methods and apparatus for providing a automatic high speed data connection in a firewire enabled portable multimedia device |
-
1983
- 1983-10-24 JP JP19857583A patent/JPS59103121A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5307468A (en) * | 1989-08-23 | 1994-04-26 | Digital Equipment Corporation | Data processing system and method for controlling the latter as well as a CPU board |
| WO2003036487A1 (en) * | 2001-10-22 | 2003-05-01 | Apple Computer, Inc. | Methods and apparatus for providing a automatic high speed data connection in a firewire enabled portable multimedia device |
| US7054981B2 (en) | 2001-10-22 | 2006-05-30 | Apple Computer, Inc. | Methods and apparatus for providing automatic high speed data connection in portable device |
| US7451250B2 (en) | 2001-10-22 | 2008-11-11 | Apple Inc. | Methods and apparatus for providing automatic high speed data connection in portable device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6242309B2 (ja) | 1987-09-08 |
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