JPS63155254A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS63155254A JPS63155254A JP30277286A JP30277286A JPS63155254A JP S63155254 A JPS63155254 A JP S63155254A JP 30277286 A JP30277286 A JP 30277286A JP 30277286 A JP30277286 A JP 30277286A JP S63155254 A JPS63155254 A JP S63155254A
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- JP
- Japan
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- register
- cpu
- access
- data
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は外部のプロセッサからレジスタ等の内部ストレ
ージに直接的にアクセスすることができる情報処理装置
に関する。
ージに直接的にアクセスすることができる情報処理装置
に関する。
マルチプロセッサ・システムを構成する際に解決すべき
主要な問題のひとつとして、プロセッサ間での情報の交
換をどのようにして実現するかということがある。
主要な問題のひとつとして、プロセッサ間での情報の交
換をどのようにして実現するかということがある。
本発明の適用分野がこれに限られるというものではない
が、たとえば複数のプロセッサを組込んだ測定システム
はユーザ・レベルのインターフェースその他システム全
体に関する仕事を行なう主プロセツサ、データ入出力を
扱うアナログ部、およびアナログ部の制御や主プロセツ
サとの間のインターフェースを行なう従プロセツサを含
んでいる。
が、たとえば複数のプロセッサを組込んだ測定システム
はユーザ・レベルのインターフェースその他システム全
体に関する仕事を行なう主プロセツサ、データ入出力を
扱うアナログ部、およびアナログ部の制御や主プロセツ
サとの間のインターフェースを行なう従プロセツサを含
んでいる。
主プロセツサの制御の下で測定を行なう場合、主プロセ
ツサと従プロセツサとの間の情報の転送は以下の形態で
起り得る。
ツサと従プロセツサとの間の情報の転送は以下の形態で
起り得る。
ａ）測定データの転送
大量の測定データは従プロセツサの制御下でメモリやレ
ジスタに記憶される。主プロセツサはこれらのデータを
読み、場合によっては書込みをしなければならない。こ
のような転送を行なうための方式としては、主プロセツ
サと従プロセツサの間にデュアルポート・メモリやＦＩ
ＦＯを設けたり、あるいは第３図に示すようにバス・ア
ービタによって双方から資源にアクセスしていた。
ジスタに記憶される。主プロセツサはこれらのデータを
読み、場合によっては書込みをしなければならない。こ
のような転送を行なうための方式としては、主プロセツ
サと従プロセツサの間にデュアルポート・メモリやＦＩ
ＦＯを設けたり、あるいは第３図に示すようにバス・ア
ービタによって双方から資源にアクセスしていた。
ｂ） コマンドの転送
主プロセツサから従プロセツサに仕事を与える場合、メ
モリやレジスタを介してコマンド・データのやり取りを
しなければならない。たとえば従プロセツサにある仕事
を命令する場合、レジスタにはマクロな仕事の種類を示
すデータを与え、仕事の詳細な内容はメモリのある領域
にコマンド・データを入れておくことによって指示する
、という様にして実行される。この場合、従プロセツサ
は、ある起動信号の下で、ソフトウェアによりそのレジ
スタを読込み、そこに入っているデータに基いてメモリ
へアクセスするというステップを実行する。
モリやレジスタを介してコマンド・データのやり取りを
しなければならない。たとえば従プロセツサにある仕事
を命令する場合、レジスタにはマクロな仕事の種類を示
すデータを与え、仕事の詳細な内容はメモリのある領域
にコマンド・データを入れておくことによって指示する
、という様にして実行される。この場合、従プロセツサ
は、ある起動信号の下で、ソフトウェアによりそのレジ
スタを読込み、そこに入っているデータに基いてメモリ
へアクセスするというステップを実行する。
Ｃ） 従プロセツサ内部のレジスタ等の内部状態の読取
り 主プロセツサが従プロセツサを制御しながら動いている
場合、主プロセツサ側から従プロセツサの動作状態をモ
ニタする必要がある。この際、従プロセツサは、ソフト
ウェア制御により自分の内部状態を主プロセツサ側から
アクセスできるメモリやレジスタに書込み、それを主プ
ロセツサがソフトウェアによって読込む。
り 主プロセツサが従プロセツサを制御しながら動いている
場合、主プロセツサ側から従プロセツサの動作状態をモ
ニタする必要がある。この際、従プロセツサは、ソフト
ウェア制御により自分の内部状態を主プロセツサ側から
アクセスできるメモリやレジスタに書込み、それを主プ
ロセツサがソフトウェアによって読込む。
上述のようなデータ転送のうちで、両プロセッサ間での
コマンドや内部状態の転送に当っては、従来のようにバ
ス・アービタやデュアルポート・メモリ等を用いて両プ
ロセッサのインターフェースを行なう方式では以下のよ
うな問題がある。すなわち、このような方式では主プロ
セツサから従プロセツサ内部のレジスタへ直接コマンド
を書込んだりまたそこから直接データを読取ったりする
ことはできない。そこで、このような情報転送の都度、
従プロセツサがソフトウェアによりその内部レジスタと
メモリとの間で転送を行なっていた。
コマンドや内部状態の転送に当っては、従来のようにバ
ス・アービタやデュアルポート・メモリ等を用いて両プ
ロセッサのインターフェースを行なう方式では以下のよ
うな問題がある。すなわち、このような方式では主プロ
セツサから従プロセツサ内部のレジスタへ直接コマンド
を書込んだりまたそこから直接データを読取ったりする
ことはできない。そこで、このような情報転送の都度、
従プロセツサがソフトウェアによりその内部レジスタと
メモリとの間で転送を行なっていた。
このように、主プロセツサ側からの要求に対して一々従
プロセッサ側のソフトウェアが介在するので、高速でコ
マンドを与えたりまた内部状態を読取る必要がある場合
に速度的に対応しきれない場合があった。
プロセッサ側のソフトウェアが介在するので、高速でコ
マンドを与えたりまた内部状態を読取る必要がある場合
に速度的に対応しきれない場合があった。
また、バス・アービタ等を設けると実装上かなりのスペ
ースを取るという問題もあった。
ースを取るという問題もあった。
本発明は上述した従来技術の問題を解消し、情報転送の
要求を受けた際にソフトウェアの介在が基本的に不要な
情報処理装置を提供することを目的とする。
要求を受けた際にソフトウェアの介在が基本的に不要な
情報処理装置を提供することを目的とする。
本発明の好適な一実施例によれば、ポートを介在して内
部のレジスタを直接にアクセス可能な情報処理装置が与
えられる。情報処理装置内部に設けられた内部バスには
このポートおよびレジスタが接続される。この情報処理
装置が自己の命令を実行する際は、シーケンス制御部に
より、内部バスと各種レジスタとの間のデータ転送等の
データ・バスの制御やこのデータに対する処理の選択等
の制御が行なわれる。前述のポートを介して外部からレ
ジスタへの書込み／読出しが要求されると、シーケンス
制御部が起動され、指定されたレジスタとポートとの間
のデータ転送を行なうようなシーケンスが開始される。
部のレジスタを直接にアクセス可能な情報処理装置が与
えられる。情報処理装置内部に設けられた内部バスには
このポートおよびレジスタが接続される。この情報処理
装置が自己の命令を実行する際は、シーケンス制御部に
より、内部バスと各種レジスタとの間のデータ転送等の
データ・バスの制御やこのデータに対する処理の選択等
の制御が行なわれる。前述のポートを介して外部からレ
ジスタへの書込み／読出しが要求されると、シーケンス
制御部が起動され、指定されたレジスタとポートとの間
のデータ転送を行なうようなシーケンスが開始される。
これにより、通常の命令を実行するのと同じようにして
、外部からのレジスタ・アクセス要求が処理される。
、外部からのレジスタ・アクセス要求が処理される。
第１図は本発明の一実施例の概略の構成を示すブロック
図である。第１図において、本発明に基いて構成された
ＣＰＵ２には、ＣＰＵ２内のレジスタおよび記憶装置１
１９に対して直接に書込み／読出しを行なうＣＰＩＩＩ
が接続されている。
図である。第１図において、本発明に基いて構成された
ＣＰＵ２には、ＣＰＵ２内のレジスタおよび記憶装置１
１９に対して直接に書込み／読出しを行なうＣＰＩＩＩ
が接続されている。
ＣＰＵ２から記憶装置１１９に対してアクセスを行なう
場合には、内部アドレス・バス１０９上にアドレスを与
え、これをバッファ１１３を介して記憶装置１１９に与
え、また必要な制御信号（図示せず）も与える。また書
込みか読出しかに応じてバッファ１１５、１１７の一方
を開けて内部データ・バス１１１と記憶装置１１９との
間で必要なデータ転送を行なう。
場合には、内部アドレス・バス１０９上にアドレスを与
え、これをバッファ１１３を介して記憶装置１１９に与
え、また必要な制御信号（図示せず）も与える。また書
込みか読出しかに応じてバッファ１１５、１１７の一方
を開けて内部データ・バス１１１と記憶装置１１９との
間で必要なデータ転送を行なう。
以上の動作の制御はシーケンス制御部１０３によって行
なわれる。この動作は直ちに理解できにように通常のシ
ングル・プロセッサからメモリへのアクセス動作そのも
のである。従って、ＣＰＵ２から記憶装置１１９へのア
クセスを行なっている限り、マえる。ｃｐｕｉがこのよ
うなアクセス要求をした場合、ｃｐｕｉからＣＰＵ２に
与えられる制御信号およびバッファ１１を介して外部ア
ドレス・レジスタ１７にセットされるアドレスを見るこ
とにより、シーケンス制御部１０３はＣＰＵＩが記憶装
置１１９にアクセスを要求していることを検知する。そ
こでシーケンス制御回路１０３は、あたかもＣＰ［Ｉ２
が記憶装置１１９をアクセスする命令を実行するかのよ
うにしてＣＰＵＺ内の各部を制御する各種制御信号を発
生する。すなわち、ＣＰＵ２が自身の命令を実行する際
には、その命令の命令コード等がシーケンス制御部１０
３に与えられ、これにより当業者には周知のようにして
、シーケンス制御部１０３は必要な制御信号を必要な順
序で発生する。ＣＰＵＩからの上述のアクセス、たとえ
ば書込み要求が検出された場合には、シーケンス制御部
１０３は図示しない制御信号線を介して記憶装置１１９
へ書込みに必要な信号を与え、またバッファ１１５を開
けることにより、ＣＰＵＩからデータ・レジスタ１９に
書込まれた書込みデータを内部データ・バス１１１を介
して記憶装置に与える。また同様に外部アドレス・レジ
スタ１７に書込まれた書込みアドレスも内部アドレス・
バス１１１を介して記憶装置１１９に与えられる。記憶
、装置１１９からの読出しも書込みとほとんど同じ動作
であるが、バッファ１１５のかわりにバッファ１１７．
１５を開けることにより、読出しデータが内部データ・
バス１１１を介してＣＰＵＩへ送られる点だけが異なる
。
なわれる。この動作は直ちに理解できにように通常のシ
ングル・プロセッサからメモリへのアクセス動作そのも
のである。従って、ＣＰＵ２から記憶装置１１９へのア
クセスを行なっている限り、マえる。ｃｐｕｉがこのよ
うなアクセス要求をした場合、ｃｐｕｉからＣＰＵ２に
与えられる制御信号およびバッファ１１を介して外部ア
ドレス・レジスタ１７にセットされるアドレスを見るこ
とにより、シーケンス制御部１０３はＣＰＵＩが記憶装
置１１９にアクセスを要求していることを検知する。そ
こでシーケンス制御回路１０３は、あたかもＣＰ［Ｉ２
が記憶装置１１９をアクセスする命令を実行するかのよ
うにしてＣＰＵＺ内の各部を制御する各種制御信号を発
生する。すなわち、ＣＰＵ２が自身の命令を実行する際
には、その命令の命令コード等がシーケンス制御部１０
３に与えられ、これにより当業者には周知のようにして
、シーケンス制御部１０３は必要な制御信号を必要な順
序で発生する。ＣＰＵＩからの上述のアクセス、たとえ
ば書込み要求が検出された場合には、シーケンス制御部
１０３は図示しない制御信号線を介して記憶装置１１９
へ書込みに必要な信号を与え、またバッファ１１５を開
けることにより、ＣＰＵＩからデータ・レジスタ１９に
書込まれた書込みデータを内部データ・バス１１１を介
して記憶装置に与える。また同様に外部アドレス・レジ
スタ１７に書込まれた書込みアドレスも内部アドレス・
バス１１１を介して記憶装置１１９に与えられる。記憶
、装置１１９からの読出しも書込みとほとんど同じ動作
であるが、バッファ１１５のかわりにバッファ１１７．
１５を開けることにより、読出しデータが内部データ・
バス１１１を介してＣＰＵＩへ送られる点だけが異なる
。
なお、仮にｃｐｕ２が自分自身の命令を実行している時
にＣＰＬＩＩからアクセス要求が与えられたときには、
このアクセス要求は待たされる。
にＣＰＬＩＩからアクセス要求が与えられたときには、
このアクセス要求は待たされる。
次にＣＰＵＩからＣＰＵ２内のレジスタへのアクセスを
行なう場合の動作を説明する。レジスタへのアクセス要
求は、基本的には記憶装置１１９へのアクセスと同じ形
態である。レジスタへのアクセスか記憶装置１１９への
アクセスかの区別はＣＰＵＩから与えられるアドレスに
よってなされる。ＣＰＵＩからのアクセス信号の到来お
よびデコーダ１０１によるレジスタのアドレスの検出に
応答して、シーケンス制御部１０３は、レジスタ群１０
５中のｃｐｕｉからのアドレスによって指定されたレジ
スタと内部データ・バス１１１との間のデータ転送を行
なわせるシーケンス信号を発生する。これによりレジス
タへの書込みの場合にはＣＰＵＩからデータ・レジスタ
１９に書込まれた書込みデータが指定されたレジスタに
書込まれ、レジスタの読取りの場合には、指定されたレ
ジスタの内容が内部データ・バス１１１に読出されシー
ケンス制御信号によって開けられたバッファ１５を介し
てＣＰＵＩに送られる。
行なう場合の動作を説明する。レジスタへのアクセス要
求は、基本的には記憶装置１１９へのアクセスと同じ形
態である。レジスタへのアクセスか記憶装置１１９への
アクセスかの区別はＣＰＵＩから与えられるアドレスに
よってなされる。ＣＰＵＩからのアクセス信号の到来お
よびデコーダ１０１によるレジスタのアドレスの検出に
応答して、シーケンス制御部１０３は、レジスタ群１０
５中のｃｐｕｉからのアドレスによって指定されたレジ
スタと内部データ・バス１１１との間のデータ転送を行
なわせるシーケンス信号を発生する。これによりレジス
タへの書込みの場合にはＣＰＵＩからデータ・レジスタ
１９に書込まれた書込みデータが指定されたレジスタに
書込まれ、レジスタの読取りの場合には、指定されたレ
ジスタの内容が内部データ・バス１１１に読出されシー
ケンス制御信号によって開けられたバッファ１５を介し
てＣＰＵＩに送られる。
なお、レジスタへのアクセスであることをアドレスによ
って示すのではなく、制御線によって区別しても良い。
って示すのではなく、制御線によって区別しても良い。
第２図に、第１図中のＣＰＵ２の主要部のブロック図を
示す。ＣＰＯ２自身の命令の命令コード等は命令レジス
タ２７にセットされ、またこの命令によってアクセスさ
れる記憶装置１１９のロケーションあるいはレジスタ群
１０５中のレジスタを指定するアドレスは内部アドレス
・レジスタ２１にセットされる。
示す。ＣＰＯ２自身の命令の命令コード等は命令レジス
タ２７にセットされ、またこの命令によってアクセスさ
れる記憶装置１１９のロケーションあるいはレジスタ群
１０５中のレジスタを指定するアドレスは内部アドレス
・レジスタ２１にセットされる。
ＣＰＵ２自身の命令を実行するかそれともＣＰＵＩから
のアクセス要求を処理するかに応じて選択信号をセレク
タ２３に与えることにより、必要なアドレスをデコーダ
１０１に導入する。第１図中のシーケンス制御部１０３
の主要部であるシーケンス制御信号発生回路２９には命
令レジスタ２７の内容およびＣＰＵＩからアクセス要求
が与えられていることを示す外部アクセス信号２５が与
えられる。外部アクセス信号２５が出ていないときには
、シーケンス制御信号発生回路２９は与えられた命令コ
ード等をデコードして、必要な動作を起こすためのシー
ケンス制御信号をＣＰＵ２の各部に所定のタイミングで
与える。シーケンス制御信号発生回路２９はまた、外部
アクセス信号２５が与えられたときには、書込みか読取
りか、またアクセスの対象等に応じて、要求されたアク
セスを実行するためのシーケンス制御信号を発生するよ
うに構成されている。シーケンス制御信号発生回路２９
にこのような機能を追加すること自体は特別な設計上の
困難性をともなうものではないし、また回路構成が複雑
化するわけでもない。
のアクセス要求を処理するかに応じて選択信号をセレク
タ２３に与えることにより、必要なアドレスをデコーダ
１０１に導入する。第１図中のシーケンス制御部１０３
の主要部であるシーケンス制御信号発生回路２９には命
令レジスタ２７の内容およびＣＰＵＩからアクセス要求
が与えられていることを示す外部アクセス信号２５が与
えられる。外部アクセス信号２５が出ていないときには
、シーケンス制御信号発生回路２９は与えられた命令コ
ード等をデコードして、必要な動作を起こすためのシー
ケンス制御信号をＣＰＵ２の各部に所定のタイミングで
与える。シーケンス制御信号発生回路２９はまた、外部
アクセス信号２５が与えられたときには、書込みか読取
りか、またアクセスの対象等に応じて、要求されたアク
セスを実行するためのシーケンス制御信号を発生するよ
うに構成されている。シーケンス制御信号発生回路２９
にこのような機能を追加すること自体は特別な設計上の
困難性をともなうものではないし、また回路構成が複雑
化するわけでもない。
ＣＰＯ２自身の命令と実行とＣＰＵＩからのアクセス要
求の処理の切換えは、たとえば割込みの受付を行なうハ
ードウェアと同様にして実現できるし、あるいはＣＰＵ
２が一連の命令の実行を終了してＣＰＵＩからの指示待
ちになっている間にｃｐｕｔからのアクセス要求を受付
けるようにしてもよい。また、ＣＰＵＩからのアクセス
と言う場合に、そのアクセスによって転送されるデータ
の内容に意味がある場合のアクセスは当然として、人出
装置の制御等でよく見られるように、特定のレジスタに
アクセスすること自体が何らかの意味（たとえばある動
作の起動を指示する等）を持つという場合のアクセスま
で含んだ最も広い意味で理解しなければならない。
求の処理の切換えは、たとえば割込みの受付を行なうハ
ードウェアと同様にして実現できるし、あるいはＣＰＵ
２が一連の命令の実行を終了してＣＰＵＩからの指示待
ちになっている間にｃｐｕｔからのアクセス要求を受付
けるようにしてもよい。また、ＣＰＵＩからのアクセス
と言う場合に、そのアクセスによって転送されるデータ
の内容に意味がある場合のアクセスは当然として、人出
装置の制御等でよく見られるように、特定のレジスタに
アクセスすること自体が何らかの意味（たとえばある動
作の起動を指示する等）を持つという場合のアクセスま
で含んだ最も広い意味で理解しなければならない。
以上説明したように、本発明の情報処理装置によれば、
外部プロセッサから内部のレジスタ等に直接アクセスで
きるので、外部プロセッサがこの情報処理装置に高速に
指令を与えまた動作状況をモニタすることができ、更に
この情報処理装置自体の命令実行速度やメモリ・アクセ
ス速度は通常の構成のものと同等となる。
外部プロセッサから内部のレジスタ等に直接アクセスで
きるので、外部プロセッサがこの情報処理装置に高速に
指令を与えまた動作状況をモニタすることができ、更に
この情報処理装置自体の命令実行速度やメモリ・アクセ
ス速度は通常の構成のものと同等となる。
第１図は本発明の一実施例の概略ブロック図、第２図は
第１図の本発明の一実施例の主要部の構成を示すブロッ
ク図、第３図は従来技術の一例を示すブロック図である
。 １１、１３．１５．１１３．１１５．１１７ ：バッ
ファ。 １７：外部アドレス・レジスタ。 １９：データ・レジスタ、１０１：デコーダ。 １０３ニジ−ケンス制御部。 １０５：レジスタ群。 １０９：内部アドレス・バス。 １１１：内部データ・バス。 １１９：記憶装置。
第１図の本発明の一実施例の主要部の構成を示すブロッ
ク図、第３図は従来技術の一例を示すブロック図である
。 １１、１３．１５．１１３．１１５．１１７ ：バッ
ファ。 １７：外部アドレス・レジスタ。 １９：データ・レジスタ、１０１：デコーダ。 １０３ニジ−ケンス制御部。 １０５：レジスタ群。 １０９：内部アドレス・バス。 １１１：内部データ・バス。 １１９：記憶装置。
Claims (1)
- 外部プロセッサが接続されるポートと、レジスタと、前
記ポートおよびレジスタに接続される内部バスと、与え
られた命令に応答して前記内部バスとレジスタ間でデー
タ転送を行なうシーケンス制御手段と、前記ポートを介
して前記外部プロセッサからの前記レジスタへのアクセ
スを検出して前記シーケンス制御手段を付勢することに
より、前記内部バスおよびポートを介して前記外部プロ
セッサとレジスタとの間でデータ転送を行なわせる手段
とを設けた情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30277286A JPS63155254A (ja) | 1986-12-18 | 1986-12-18 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30277286A JPS63155254A (ja) | 1986-12-18 | 1986-12-18 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63155254A true JPS63155254A (ja) | 1988-06-28 |
Family
ID=17912942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30277286A Pending JPS63155254A (ja) | 1986-12-18 | 1986-12-18 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63155254A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5935204A (en) * | 1989-11-08 | 1999-08-10 | Fujitsu Limited | System for a multi-processor system wherein each processor transfers a data block from cache if a cache hit and from main memory only if cache miss |
| JP2002100330A (ja) * | 2000-09-20 | 2002-04-05 | Japan Storage Battery Co Ltd | 電 池 |
-
1986
- 1986-12-18 JP JP30277286A patent/JPS63155254A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5935204A (en) * | 1989-11-08 | 1999-08-10 | Fujitsu Limited | System for a multi-processor system wherein each processor transfers a data block from cache if a cache hit and from main memory only if cache miss |
| JP2002100330A (ja) * | 2000-09-20 | 2002-04-05 | Japan Storage Battery Co Ltd | 電 池 |
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