JPS59103159A - Ｃｐｕの暴走防止回路 - Google Patents
Ｃｐｕの暴走防止回路Info
- Publication number
- JPS59103159A JPS59103159A JP57212742A JP21274282A JPS59103159A JP S59103159 A JPS59103159 A JP S59103159A JP 57212742 A JP57212742 A JP 57212742A JP 21274282 A JP21274282 A JP 21274282A JP S59103159 A JPS59103159 A JP S59103159A
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- terminal
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は少ない回路部品数で構成され且つ発振によるノ
イズの問題をなくしたＣＰＵの暴走防止回路に関する。
イズの問題をなくしたＣＰＵの暴走防止回路に関する。
マイクロコンピュータを用いた制御装置が広く採用され
ているが、このようなＣＰＵ内蔵の電子機器において外
来ノイズなど何らかの原因でプログラムが暴走した場合
にＣＰＵにリセツ１図は従来のｃｐｕ暴走防止回路の一
例であり、１はコンデンサＣＩ、抵抗Ｒ１＋Ｒ２、イン
バータｌａ、１ｂ、１ｃから成る無安定マルチバイブレ
ータ、２はカウンタ、３は単安定マルチバイブレータ、
４はＣＰＵである。無安定マルチバイブレータ１はＣＰ
Ｕ４の動作とは無関係に発振動作をしており、カウンタ
２はこの無安定マルチバイブレータ１の出力パルスをカ
ウントする。正常時には、ＣＰＵ４はカウンタ２がオー
バーフローする前にそのＩ１０ボートからカウンタリセ
ットパルスを出力してカウンタ２をリセットするように
プログラムが作られている。いｔｃＰＵ４が暴走すると
、カウンタリセットパルスが出力しなくなるので、カウ
ンタ２はオーバーフローしそのＱ出力が“ＩＮとなる。
ているが、このようなＣＰＵ内蔵の電子機器において外
来ノイズなど何らかの原因でプログラムが暴走した場合
にＣＰＵにリセツ１図は従来のｃｐｕ暴走防止回路の一
例であり、１はコンデンサＣＩ、抵抗Ｒ１＋Ｒ２、イン
バータｌａ、１ｂ、１ｃから成る無安定マルチバイブレ
ータ、２はカウンタ、３は単安定マルチバイブレータ、
４はＣＰＵである。無安定マルチバイブレータ１はＣＰ
Ｕ４の動作とは無関係に発振動作をしており、カウンタ
２はこの無安定マルチバイブレータ１の出力パルスをカ
ウントする。正常時には、ＣＰＵ４はカウンタ２がオー
バーフローする前にそのＩ１０ボートからカウンタリセ
ットパルスを出力してカウンタ２をリセットするように
プログラムが作られている。いｔｃＰＵ４が暴走すると
、カウンタリセットパルスが出力しなくなるので、カウ
ンタ２はオーバーフローしそのＱ出力が“ＩＮとなる。
その結果単安定マルチバイブレータ３がトリガされＣＰ
Ｕ４のリセット端子Ｒにリセットパルスが入力され、Ｃ
ＰＵは初期状態に復帰される。
Ｕ４のリセット端子Ｒにリセットパルスが入力され、Ｃ
ＰＵは初期状態に復帰される。
このような構成の暴走防止回路は無安定マルバイブレー
タ３の少なくとも３つのＩＣ構成部品を必要とするなど
部品点数が多くなるために高密度実装回路においては基
板の設計や実装スペースを減らすのに困難がある。また
、回路構成上ＣＰＵの動作と無関係な無安定マルチバイ
ブレータという発振部があるために、発振パルスのトラ
ンジェントによるノイズ発生が問題になる。
タ３の少なくとも３つのＩＣ構成部品を必要とするなど
部品点数が多くなるために高密度実装回路においては基
板の設計や実装スペースを減らすのに困難がある。また
、回路構成上ＣＰＵの動作と無関係な無安定マルチバイ
ブレータという発振部があるために、発振パルスのトラ
ンジェントによるノイズ発生が問題になる。
本発明は上記の点にかんがみてなされたもので、ＣＰＵ
から出力される一定周期のパルス信号の周期より大きい
設定時間を有するＩＪ ） ＩＪガブルマルチバイブレ
ータを設ケ、前記パルス信号の隣接するパルス間の時間
間隔がＩＪ ） ＩＪガブルマルチバイブレータの設定
時間より長いときＣＰＵをリセットするように構成した
ものである。
から出力される一定周期のパルス信号の周期より大きい
設定時間を有するＩＪ ） ＩＪガブルマルチバイブレ
ータを設ケ、前記パルス信号の隣接するパルス間の時間
間隔がＩＪ ） ＩＪガブルマルチバイブレータの設定
時間より長いときＣＰＵをリセットするように構成した
ものである。
以下図面に基づ艷て本発明を説明する。
第２図は本発明による暴走防止回路の一実施例を示して
おり、５はワンチップマイクロコンピュータ（たとえば
インテルの８０３１ ）、６はリトリガブルマルチバイ
ブレータ（たとえばＣＭＯ８のＴＣ４０４７Ｂｌ） ）
、７および８はＣＭＯ８のＯＲゲートである。ＣＰＵ５
のＩ１０ボートの１つがリトリガブルマルチバイブレー
タ６の十トリガ端子Ｔ１およびＩＪ ） １，１ガ一端
子ＲＴに接続され、リトリガブルマルチバイブレータ６
の端子ＱはＣ２とＲ３とから吃る微分回路９を介してＯ
Ｒゲート７の入力端子に接続され、ＯＲゲート７の出力
端子はＯＲゲート８の一方の入力端子に接続されている
。一方、ＯＲゲート８の他方の入力端子とリトリガブル
マルチバイブレータ６の外部リセット端子ＥＲには電源
リセットパルスが与えられる。ＯＲゲート８の出力端子
はＣＰＵ５のリセット端子Ｒに接続されている。リトリ
ガブルマルチバイブレータ６の共通端子ＣＯＭとＣおよ
びＲ端子との間には、コンデンサＣ３と抵抗Ｒ４とが接
続され、ｖＤＤ端子およびマ１端子は正電源ＶＤＤに接
続され、ＡＳＴ端子、−トリガ一端子Ｔ２ 、ｖｓｓ端
子は接地されている。
おり、５はワンチップマイクロコンピュータ（たとえば
インテルの８０３１ ）、６はリトリガブルマルチバイ
ブレータ（たとえばＣＭＯ８のＴＣ４０４７Ｂｌ） ）
、７および８はＣＭＯ８のＯＲゲートである。ＣＰＵ５
のＩ１０ボートの１つがリトリガブルマルチバイブレー
タ６の十トリガ端子Ｔ１およびＩＪ ） １，１ガ一端
子ＲＴに接続され、リトリガブルマルチバイブレータ６
の端子ＱはＣ２とＲ３とから吃る微分回路９を介してＯ
Ｒゲート７の入力端子に接続され、ＯＲゲート７の出力
端子はＯＲゲート８の一方の入力端子に接続されている
。一方、ＯＲゲート８の他方の入力端子とリトリガブル
マルチバイブレータ６の外部リセット端子ＥＲには電源
リセットパルスが与えられる。ＯＲゲート８の出力端子
はＣＰＵ５のリセット端子Ｒに接続されている。リトリ
ガブルマルチバイブレータ６の共通端子ＣＯＭとＣおよ
びＲ端子との間には、コンデンサＣ３と抵抗Ｒ４とが接
続され、ｖＤＤ端子およびマ１端子は正電源ＶＤＤに接
続され、ＡＳＴ端子、−トリガ一端子Ｔ２ 、ｖｓｓ端
子は接地されている。
次に、第３図のフローチャートを用いて回路動作を説明
する。
する。
いま装置の電源を入れると、リトリガブルマルチバイブ
レーク６の外部リセット端子ＥＲに第３図に■で示すよ
うな電源リセットパルスが人力される端子４は“Ｈ″と
なる。一方、この電源リセットパルスＱ）はＯＲゲート
８を介してＣＰＵ５のリセット端子Ｒにも入力され、Ｃ
ＰＵ５はこの電源リセットパルス■の立下す後プログラ
ムを開始する。ＣＰＵ５はプログラム（メインルーチン
）により、一定周期のパルス信号■を発生し、リセット
後の最初のパルスの立上シでリトリガブルマルチバイブ
レータ６の端子４の出力■は“Ｌ＃となり、この状態は
コンデンサＣ３と抵抗Ｒ４とで決まる時定数（時間Ｔｗ
−２，４８ＲｋＣｔ ）の時間保持される。
レーク６の外部リセット端子ＥＲに第３図に■で示すよ
うな電源リセットパルスが人力される端子４は“Ｈ″と
なる。一方、この電源リセットパルスＱ）はＯＲゲート
８を介してＣＰＵ５のリセット端子Ｒにも入力され、Ｃ
ＰＵ５はこの電源リセットパルス■の立下す後プログラ
ムを開始する。ＣＰＵ５はプログラム（メインルーチン
）により、一定周期のパルス信号■を発生し、リセット
後の最初のパルスの立上シでリトリガブルマルチバイブ
レータ６の端子４の出力■は“Ｌ＃となり、この状態は
コンデンサＣ３と抵抗Ｒ４とで決まる時定数（時間Ｔｗ
−２，４８ＲｋＣｔ ）の時間保持される。
いま、ＣＰＵ５から出力されるパルス信号■の周期Ｔｃ
に対し上記端子４の出力■の保持時間ＴｗをＴｃ （Ｔ
ｗと設定しておけば、端子４の出力状卵は保持され続け
るが、ある原因でＣＰＵ５が暴走しＣＰＵ５からのパル
ス信号■の出力が停止すると、リトリガブルマルチバイ
ブレータ６の端子４の出力は１ｗ後に＃Ｈ“となり、微
分回路９は単安定パルス■を発生し、ＯＲゲート７で波
形整形され、ＯＲゲート８を介してＣＰＵ５をリセット
する。ＣＰＵ５はこのリセットパルスで初期化され正常
なプログラム動作に復帰する。
に対し上記端子４の出力■の保持時間ＴｗをＴｃ （Ｔ
ｗと設定しておけば、端子４の出力状卵は保持され続け
るが、ある原因でＣＰＵ５が暴走しＣＰＵ５からのパル
ス信号■の出力が停止すると、リトリガブルマルチバイ
ブレータ６の端子４の出力は１ｗ後に＃Ｈ“となり、微
分回路９は単安定パルス■を発生し、ＯＲゲート７で波
形整形され、ＯＲゲート８を介してＣＰＵ５をリセット
する。ＣＰＵ５はこのリセットパルスで初期化され正常
なプログラム動作に復帰する。
以上説明したように本発明においては、ＣＰＵから出力
される一定周期のパルス信号の周期より大きい設定時間
を有するリトリガブルマルチバイブレータを設け、ＣＰ
Ｕが暴走してそのパルス信号の隣接するパルス間の時間
間隔がＩＪ ）リガブルマルチバイブレータの設定時間
よす長くなったときＣＰＵをリセットするようにしたの
で、少ない回路部品で構成することができコストダウン
が可能になるとともに高密度実装回路における実装スペ
ースを減少することができ高密度実装が可能になる。そ
れにともなって基板の設計も容易になる。また、従来の
暴走防止回路のように発振部がないのでノイズ発生の間
題がない。
される一定周期のパルス信号の周期より大きい設定時間
を有するリトリガブルマルチバイブレータを設け、ＣＰ
Ｕが暴走してそのパルス信号の隣接するパルス間の時間
間隔がＩＪ ）リガブルマルチバイブレータの設定時間
よす長くなったときＣＰＵをリセットするようにしたの
で、少ない回路部品で構成することができコストダウン
が可能になるとともに高密度実装回路における実装スペ
ースを減少することができ高密度実装が可能になる。そ
れにともなって基板の設計も容易になる。また、従来の
暴走防止回路のように発振部がないのでノイズ発生の間
題がない。
第１図は従来のＣＰＵ暴走防止回路の一例＼第２図は本
発明によるＣＰＵ暴走防止回路の一実施例、第３図は第
２図に示したＣＰＵ暴走防止回路の要部における信号波
形のタイムチャートである。 １・・・無安定マルチバイブレータ、２・・・カウンタ
、３・・・単安定マルチバイブレータ、４，５・・・Ｃ
ＰＵ、。 ６・・・リトリガブルマルチバイブレータ、７，８・・
・ＯＲゲート、９・・・微分回路 特許出願人 矢崎総業株式会社 代理人弁理土鈴木弘男 第１図 第２図 ４ 第３図 ■ ■ で ） ］−一一一一」ヒ
発明によるＣＰＵ暴走防止回路の一実施例、第３図は第
２図に示したＣＰＵ暴走防止回路の要部における信号波
形のタイムチャートである。 １・・・無安定マルチバイブレータ、２・・・カウンタ
、３・・・単安定マルチバイブレータ、４，５・・・Ｃ
ＰＵ、。 ６・・・リトリガブルマルチバイブレータ、７，８・・
・ＯＲゲート、９・・・微分回路 特許出願人 矢崎総業株式会社 代理人弁理土鈴木弘男 第１図 第２図 ４ 第３図 ■ ■ で ） ］−一一一一」ヒ
Claims (1)
- ＣＰＵから出力される一定周期のパルス信号の同期より
大きい設定時間を有するリトルガブルマルチバイブレー
クと、前記パルス信号の防接するパルス間の時間間隔が
前記ＩＪ ） ＩＪガブルマルチバイブレータの設定時
間より長いときＣＰＵをリセットするリセット回路とを
備えたことを特徴とするＣＰＵの暴走防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57212742A JPS59103159A (ja) | 1982-12-06 | 1982-12-06 | Ｃｐｕの暴走防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57212742A JPS59103159A (ja) | 1982-12-06 | 1982-12-06 | Ｃｐｕの暴走防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59103159A true JPS59103159A (ja) | 1984-06-14 |
Family
ID=16627673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57212742A Pending JPS59103159A (ja) | 1982-12-06 | 1982-12-06 | Ｃｐｕの暴走防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59103159A (ja) |
-
1982
- 1982-12-06 JP JP57212742A patent/JPS59103159A/ja active Pending
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