JPS59105293A - 遅延装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は誘導加熱調理器の制御回路等に用いられる遅延
装置に関するものである。

従来例の構成とその問題点 例えば誘導加熱調理器の制御回路でインバータの発振停
止を制御する場合、超勤遅延とゼロボルトスイッチが用
いられる。電源異常に対する保護動作等では起動は起動
遅延させるが、停止はゼロボルトスイッチによらず遅延
なく行わなければならない。このような場合、通常入力
と優先入力を有し、通常入力に対しては立上りはゼロボ
ルトスイッチによる遅延、立下シは遅延回路による遅延
を行い、優先入力に対しては立下りのみ遅延させる遅延
装置が用いられる。従来、この種の遅延装置は、第１図
に示すように第１の遅延回路１に、ゼロボルトスイッチ
等の第２の遅延（９）路２を接続し、さらに第３の遅延
回路３を備え、この遅延回路３及び前記遅延回路２に接
続されたＯＲ回路４によシ構成されたゲート回路５より
なるものが一般的であった。第２図は第１図の従来例の
動作を示す波形図で、ａ、ｂ、ｃ、ｄ、ｅ、ｆはそれぞ
れ第１図の通常人力ａ、優先人力す、前記遅延回路１の
出力Ｃ１遅延回路２の出力ｄ１前記遅延回路３の出力ｅ
１遅延装置出力ｆを示す。またｔｌは前記遅延回路２に
よる立上り遅延時間％ｔｌは前記遅延回路１による立下
り遅延時間、ｔａは前記遅延回路３による立下り遅延時
間である。第２図より明らかなように遅延出力ｆは、通
常人力ａに対しては立上りがｔｌ、立下りがｔｌだけ遅
れ、優先人力すに対しては立下りのみがｔＪだけ遅れる
。しかし、この構成では、遅延時間も決定するコンデン
サ等で構成された時定数回路が遅延回路３のために余分
に必要であり、さらに前記立下り遅延時間ｔ１とｔＪの
差が前記２つの時定数回路のバラツキ、温度特性の差等
により大きくなるという問題を有していた。

発明の目的 本発明はこのような従来の問題を解決し、部品を削減し
、前記立下り時間の差をなくし、コストダウンと信頼性
と精度の向上をはかった遅延装置を提供するものである
・ 発明の構成 本発明の遅延装置は１通常入力に接続された第１の遅延
回路と、この遅延回路に接続された第２の遅延回路と、
前記第２の遅延回路と優先入力に′接続されたラッチ回
路と、このラッチ回路出力と前記第２の遅延回路出力に
接続されたゲート回路よりなり、前記優先入力または前
記ラッチ回路出力と前記第１の遅延回路を接続し、前記
第２の遅延回路の信号で前記ラッチ回路をリセットし、
前記優先入力で前記ラッチ回路をセットすることにより
、前記通常入力に対しては立上り、立下り両方を遅延さ
せ、前記優先入力に対しては立上り。

立下りの一方を前記通常入力に対する遅延と同じ時間遅
延させるものである。

実施例の説明 以下、添付図面に基づいて本発明の一実施例について説
明する。第３図において％６は例えば単安定マルチバイ
ブレータ等で構成される２つの入力９．１０ｉ有する立
下り遅延回路で、前記入力９．１０にはそれぞれ通常入
力ａ、優先人力すが接続されており入力９，１００論理
和で動作する。

２は例えばゼロボルトスイッチ等で構成される立上り遅
延回路で、前記立下り遅延回路６の出力ｇに接続されて
いる。７はラッチ回路で、ＲＳフリップフロップ８によ
り構成されており、このＲＳフリップフロップ８のセッ
ト入力、リセット入力にそれぞれ前記入力すと、前記立
上り遅延回路２の出力りが接続されている。６はゲート
回路で、ＯＲ回路４により構成されており、このＯＲ回
路４の２つの入力はそれぞれ前記立上り遅延回路出力ｈ
１前記ＲＳフリップフロップ８のＱ出力主に接続されて
いる。ｆは前記ゲート回路６の出力である。

上記構成において第４図の波形図を用いて動作を説明す
る。第４図中ａ、ｂ、ｇ、ｈ、ｉ、ｆは第３図の同符号
の信号である。前記通常入力色に対しては前記立下り遅
延回路６で立下りがｔ４だけ遅れ、前記立上シ遅延回路
２で立上りがｔｌだけ遅れる。従って前記出力ｆは立上
り、立下りが前記通常人力ａに対してそれぞれｔｚ、ｔ
４だけ遅れる。優先人力すに対しては前記ラッチ回路７
により立上りが遅延なく前記ゲート回路５に与えられる
。前記ラッチ回路７は前記立上り遅延回路２の出力りに
よりリセットされるので、第４図に・示されるように前
記出力ｆは立下りのみが前記優先人力すに対してｔ４だ
け遅れる。すなわち、優先人力すに対しては立上りは遅
延なく、立下りは前記立下り遅延回路６で決まる前記通
常入力の場合と同じ時間ｔ４だけ遅れる。

第５図は本発明の他の実施例で、第３図と同一部分は同
一符号を付している。立下り遅延回路６０入力１ｏが前
記ラッチ回路７の出力ｌに接続されている。容易に類推
されるように第３図の実施例と同じ効果がある。さらに
この場合、優先人力すが非常に小さいパルスで第３図の
実施例では、前記立下シ遅延回路６が動作しないような
場合でも、前記ラッチ回路７の出力ｉにより前記立下り
遅延回路６を動作させるので確実に遅延装置の動作が行
なわれるという利点を有して１．“・る。

以上、第１の遅延回路は立下シ遅延、第２の遅延回路は
立上シ遅延を行なう遅延回路として説明したが、第１の
遅延回路が立上り遅延、第２の遅延回路が立下り遅延を
行なう場合でもよいことはもちろんである。

発明の効果 上記各実施例から明らかなように１本発明の遅延装置は
、優先入力の立下り遅延を１通常入力の立下り遅延回路
を用いて行なうため、部品点数を削減し、立下り時間の
バラツキをなくし、コストダウンと信頼性の向上をはか
ることができるものである。

【図面の簡単な説明】

第１図は従来の遅延装置を示すブロック図、第２図は第
１図従来例の動作を示す波形図、第３図は本発明の一実
施例を示す遅延装置のブロック図、第４図は第３図の実
施例の動作を示す波形図、第５図は本発明の他の実施例
を示す遅延装置のブロック図である。 ２・・・・・立上り遅延回路、６・・・・・・ゲート回
路。 ６・・・・・・立下り遅延回路、７・・°・・・ラッチ
回路。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名。

Claims (1)

【特許請求の範囲】
1. 通常入力と、優先入力を有し、前記通常入力に接続され
   た第１の遅延回路と、この遅延回路に接続された第２の
   遅延回路と、前記第２の遅延回路と前記優先入力に接続
   されたラッチ回路と、このラッチ回路出力と前記第２の
   遅延回路出力に接続されたゲート回路よりなり、前記優
   先入力または前記ラッチ回路出力と前記第１の遅延回路
   を接続し、前記第２の遅延回路の信号で前記ラッチ回路
   をリセットし、前記優先入力で前記ラッチ回路をセット
   することにより、前記通常入力に対しては立上り、立下
   り両方を遅延させ、前記優先入力に対しては立上シ、立
   下シの一方を前記通常入力に対する遅延と同じ時間遅延
   させる遅延装置。