JPS59105375A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59105375A JPS59105375A JP57215067A JP21506782A JPS59105375A JP S59105375 A JPS59105375 A JP S59105375A JP 57215067 A JP57215067 A JP 57215067A JP 21506782 A JP21506782 A JP 21506782A JP S59105375 A JPS59105375 A JP S59105375A
- Authority
- JP
- Japan
- Prior art keywords
- diffusion
- region
- monitor
- upper gate
- window
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電界効果トランジスタに関するものであり、特
に高い相互コンダクタンスでかつ低容量の特性を有する
接合型電界効果トランジスタを歩留り良く製造する為の
構造に関するものである。
に高い相互コンダクタンスでかつ低容量の特性を有する
接合型電界効果トランジスタを歩留り良く製造する為の
構造に関するものである。
従来、接合型電界効果トランジスタ（以下、Ｊ−ＦＢ’
Ｉ’と記す）においては、高い相互コンダクタンス（以
下、ｇｍと記す）、低入力容量（以下、Ｏｉ と記す）
を同時にかっ、高い歩留で実現することは非常に困難で
あった。
Ｉ’と記す）においては、高い相互コンダクタンス（以
下、ｇｍと記す）、低入力容量（以下、Ｏｉ と記す）
を同時にかっ、高い歩留で実現することは非常に困難で
あった。
一般的な構造のＪ−ＰＥＴを第１図に示す。この構造の
Ｊ−ＦＥ’Ｉ’においては、基板ｆｌを下部ゲートとし
て用い、拡散層Ｊ？４によって上部ゲートｆ５と接続す
る構造となっている。
Ｊ−ＦＥ’Ｉ’においては、基板ｆｌを下部ゲートとし
て用い、拡散層Ｊ？４によって上部ゲートｆ５と接続す
る構造となっている。
この構造のＪ−ＦＥＴの製造方法の概要をＮチャンネル
型の場合について説明する。最初に、Ｐ型半導体基板ｌ
の上ＶｃＮ型半導体層２を形成し、その上に絶縁膜（例
えば酸化膜）３を形成した後、上部ゲート５と下部ゲー
ト（基板１）を接続する為の高濃度Ｐ型拡散層（以下Ｐ
＋層と記す）４を形督する・次に・上部ゲート領域５を
形成した後・ソース領域およびドレイン領域７を形成し
、ソースおよびドレインの電極８，９を形成する。
型の場合について説明する。最初に、Ｐ型半導体基板ｌ
の上ＶｃＮ型半導体層２を形成し、その上に絶縁膜（例
えば酸化膜）３を形成した後、上部ゲート５と下部ゲー
ト（基板１）を接続する為の高濃度Ｐ型拡散層（以下Ｐ
＋層と記す）４を形督する・次に・上部ゲート領域５を
形成した後・ソース領域およびドレイン領域７を形成し
、ソースおよびドレインの電極８，９を形成する。
上記の様な一般的なＪ、−Ｆ、ＥＴの特性および歩留ジ
を決定するための主要な製造工程は、上部ゲート領域５
の形成の工程である。上部ゲート領域５の形成は、ゲー
ト領域となる部分の絶縁膜３を除去した後、Ｎチャンネ
ル型の場合は不純物としてＰ型のボロンを拡散する。次
に、押込拡散によって、ゲート領域直下のチャンネル領
域の厚さを制御するが、この場合、第２図に示す様なモ
ニターパターンヲ用いる方法がある。このモニターパタ
ーンを用いる方法では、第２図（ａ）、 （ｂ）におい
て、Ｐ型不純物ボロンの拡散領域１５とＰ型基板１との
間のパンチスルー電圧（以下、Ｖｐと記す）を測定しな
がら押込拡散をすることにより、Ｊ−ＦＥ’Ｉ’の特性
を制御する。
を決定するための主要な製造工程は、上部ゲート領域５
の形成の工程である。上部ゲート領域５の形成は、ゲー
ト領域となる部分の絶縁膜３を除去した後、Ｎチャンネ
ル型の場合は不純物としてＰ型のボロンを拡散する。次
に、押込拡散によって、ゲート領域直下のチャンネル領
域の厚さを制御するが、この場合、第２図に示す様なモ
ニターパターンヲ用いる方法がある。このモニターパタ
ーンを用いる方法では、第２図（ａ）、 （ｂ）におい
て、Ｐ型不純物ボロンの拡散領域１５とＰ型基板１との
間のパンチスルー電圧（以下、Ｖｐと記す）を測定しな
がら押込拡散をすることにより、Ｊ−ＦＥ’Ｉ’の特性
を制御する。
ここで、素子部のＶｐとチャンネル領域の厚さく以下ｄ
と記す）には、 ＶｐＤＣｄ２ 川・・・・・・（１）の
関係があり、Ｊ−ＦＥＴのドレイン飽和電流（以下、■
Ｄｓｓと記す）は、ゲート長をＬ１ゲート幅をＷとすれ
ば、次式で近似される。
と記す）には、 ＶｐＤＣｄ２ 川・・・・・・（１）の
関係があり、Ｊ−ＦＥＴのドレイン飽和電流（以下、■
Ｄｓｓと記す）は、ゲート長をＬ１ゲート幅をＷとすれ
ば、次式で近似される。
ＩＤ５８”ｃＶｐ３／２・Ｗ／Ｌ −・” （２）
この為、Ｊ−ＦＥＴではＶｐをモニターし、特性の制御
を行なえば良い。
この為、Ｊ−ＦＥＴではＶｐをモニターし、特性の制御
を行なえば良い。
ココテ、前記モニタ一部と素子部のゲート領域の拡散は
、同時に行なうが、モニタ一部と素子部のゲート領域の
拡散窓の大きさの違いによる両者のＡｒｐの相関のずれ
が問題となる場合がある。
、同時に行なうが、モニタ一部と素子部のゲート領域の
拡散窓の大きさの違いによる両者のＡｒｐの相関のずれ
が問題となる場合がある。
高周波増幅用等のＪ−ＦＥＴでは、高／１ｍ、 低Ｏ
ｉの特性が要求されるが、この様なＪ−ＦＥＴでは、ゲ
ート長りを短かくする必要があり、１〜３μｍ程度の素
子の実現が必要である。この為、ゲート領域の酸化膜の
拡散窓は１μｎｌ程度となる。
ｉの特性が要求されるが、この様なＪ−ＦＥＴでは、ゲ
ート長りを短かくする必要があり、１〜３μｍ程度の素
子の実現が必要である。この為、ゲート領域の酸化膜の
拡散窓は１μｎｌ程度となる。
これに対し、従来の第２図忙示すモニタ一部の拡散窓は
、プローブ測定を行なう為に、少なくとも５０μｍ×５
０μｍ程度の大きさが必要となる。この様な拡散窓の形
状の異なる素子部とモニタ一部を同時に拡散、押込拡散
を行なった場合、両者の拡散深さ、不純物分布は異なっ
たものとなってしまう。また、拡散窓が１μｍ程度の素
子部においては、拡散のばらつきが大きくなりモニタ一
部によっての素子特性の制御は非常に困難なものとなり
、製造上の歩留りが低下することになる。
、プローブ測定を行なう為に、少なくとも５０μｍ×５
０μｍ程度の大きさが必要となる。この様な拡散窓の形
状の異なる素子部とモニタ一部を同時に拡散、押込拡散
を行なった場合、両者の拡散深さ、不純物分布は異なっ
たものとなってしまう。また、拡散窓が１μｍ程度の素
子部においては、拡散のばらつきが大きくなりモニタ一
部によっての素子特性の制御は非常に困難なものとなり
、製造上の歩留りが低下することになる。
本発明は、前記の様なゲート長の短いＪ−ＦＥＴにお（
つる問題を解決することを目的とし、モニタ一部の拡散
窓の形状を変えることにより、モニタ一部と素子部の上
部ゲート領域の拡散深さ、不純物分布をほぼ同じにし、
モニタ一部による素子特性の制御を良好なものとするも
のである。
つる問題を解決することを目的とし、モニタ一部の拡散
窓の形状を変えることにより、モニタ一部と素子部の上
部ゲート領域の拡散深さ、不純物分布をほぼ同じにし、
モニタ一部による素子特性の制御を良好なものとするも
のである。
以下、図面により本発明を説明する。
第３図（ａ） 、 （ｂ）は本発明によるモニタ一部の
製造工程途中の平面図と断面図である。第３図において
、素子部の上部ゲート領域形成時に同時に形成するモニ
タ一部では、素子部の上部ゲートの拡散窓と同じ幅の拡
散窓１６を多数形成する。この場合各拡散慧の間隔は上
部ゲートの拡散深さの２倍程度とする。この様な拡散窓
を用いて不純物拡散を行い、拡散領域１７を形成する。
製造工程途中の平面図と断面図である。第３図において
、素子部の上部ゲート領域形成時に同時に形成するモニ
タ一部では、素子部の上部ゲートの拡散窓と同じ幅の拡
散窓１６を多数形成する。この場合各拡散慧の間隔は上
部ゲートの拡散深さの２倍程度とする。この様な拡散窓
を用いて不純物拡散を行い、拡散領域１７を形成する。
つぎに、拡散領域１７の押込拡散を行うことによジ、第
４図（ａ）。
４図（ａ）。
（ｂ）のように、モニタ一部の拡散領域１７′は素子部
の上部ゲートの拡散領域とほぼ同一の拡散深さおよび不
純物分布と々９、モニタ一部にも、素子部のチャンネル
領域とほぼ同一の領域が形成されることになる。この為
、モニタ一部で測定されるＶｐは、前記従来の場合と比
較し、素子部のＶｐと精度良く対応する。この為、前記
した様なゲート長りが短いＪ−ＦＩＴの場合にも、ｖｐ
測測定よる特性の制御が、精度良く、高い歩留りで可能
となる。
の上部ゲートの拡散領域とほぼ同一の拡散深さおよび不
純物分布と々９、モニタ一部にも、素子部のチャンネル
領域とほぼ同一の領域が形成されることになる。この為
、モニタ一部で測定されるＶｐは、前記従来の場合と比
較し、素子部のＶｐと精度良く対応する。この為、前記
した様なゲート長りが短いＪ−ＦＩＴの場合にも、ｖｐ
測測定よる特性の制御が、精度良く、高い歩留りで可能
となる。
尚、本発明によるモニタ一部のＶｐの測定は、耐酸性の
テープをマスクとし、酸化膜をエツチングした後、プロ
ーブによって測定する。あるいは、ゲート領域の拡散・
酸化を行なった後、ソース・ドレイン領域の酸化膜をエ
ツチング除去する場合に、同時にモニタ一部の酸化膜の
除去を行ない、第４図（ａ）、（ｂ）の開孔部１８によ
ってＶｐの測定を行なえば良い。
テープをマスクとし、酸化膜をエツチングした後、プロ
ーブによって測定する。あるいは、ゲート領域の拡散・
酸化を行なった後、ソース・ドレイン領域の酸化膜をエ
ツチング除去する場合に、同時にモニタ一部の酸化膜の
除去を行ない、第４図（ａ）、（ｂ）の開孔部１８によ
ってＶｐの測定を行なえば良い。
以上、説明した様に、本発明によるＪ−ＦＥＴのＶｐ測
測定為のモニターパターンによれば、従来のモニターパ
ターンでは困難であったゲート長の短いＪ−ＦＥＴの場
合においても、精度良く、Ｖｐ測定法によってＪ−ＦＥ
Ｔの特性を制御することが可能となる。
測定為のモニターパターンによれば、従来のモニターパ
ターンでは困難であったゲート長の短いＪ−ＦＥＴの場
合においても、精度良く、Ｖｐ測定法によってＪ−ＦＥ
Ｔの特性を制御することが可能となる。
尚、本発明は、前記説明のＮチャンネル型の場合のみで
なく、Ｐ−チャンネル型の場合にも適用可能である。
なく、Ｐ−チャンネル型の場合にも適用可能である。
第１図は従来の接合型電界効果トランジスタの部分断面
図、第２図（ａ）は従来の電界効果トランジスタのモニ
タ一部の平面図、同図（ｂ）は同図（ａ）のＡ−Ａ断面
圀、第３図（ａ）、 （ｂ）は本発明の一実施例に係る
モニタ一部の製造工程途中の平面図と断面図、第４図（
ａ）、 （ｂ）は第３図に続く押込拡散後のモニタ一部
の平面図と断面である。 １・・・・・・Ｐ型半導体基板、２・・・・・・Ｎ型半
導体層、３・・・・・・絶縁酸化膜、４・・・・・・下
ゲート引出し用Ｐ＋層、５・・・・・・素子部上ゲ−１
・領ｉ、６．７・・・・・・ソース・ドレイン領域、８
，９°°゛川ソース・ドレイン電極、１５．１７’・・
・・・・モニタ一部上ゲート領域、１６・・・・・・モ
ニタ一部の幅の狭い拡散窓、１８°パ・・°モニタ一部
の開孔。
図、第２図（ａ）は従来の電界効果トランジスタのモニ
タ一部の平面図、同図（ｂ）は同図（ａ）のＡ−Ａ断面
圀、第３図（ａ）、 （ｂ）は本発明の一実施例に係る
モニタ一部の製造工程途中の平面図と断面図、第４図（
ａ）、 （ｂ）は第３図に続く押込拡散後のモニタ一部
の平面図と断面である。 １・・・・・・Ｐ型半導体基板、２・・・・・・Ｎ型半
導体層、３・・・・・・絶縁酸化膜、４・・・・・・下
ゲート引出し用Ｐ＋層、５・・・・・・素子部上ゲ−１
・領ｉ、６．７・・・・・・ソース・ドレイン領域、８
，９°°゛川ソース・ドレイン電極、１５．１７’・・
・・・・モニタ一部上ゲート領域、１６・・・・・・モ
ニタ一部の幅の狭い拡散窓、１８°パ・・°モニタ一部
の開孔。
Claims (1)
- 一導電型半導体基板上に形成された逆導電型半導体層の
主面側に形成され、かつ前記基板と電気的に接続され九
−導電型ゲート領域と、前記基板とゲート領域との間に
はさまれたチャンネル領域によって分離されたソース領
域とドレイン領域とを有する接合型電界効果トランジス
タ素子部と、前記逆導電型半導体層に形成された一導電
型拡散領域によるモニタ一部とを備えた半導体装置にお
いて、前記モニタ一部の拡散領域は、この拡散領域を形
成する為の拡散窓が、前記接合型電界効果トランジスタ
素子部のゲート領域を形成する為の拡散窓とほぼ同一の
幅を有する複数の拡散窓を通して拡散されたものである
ととを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57215067A JPS59105375A (ja) | 1982-12-08 | 1982-12-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57215067A JPS59105375A (ja) | 1982-12-08 | 1982-12-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59105375A true JPS59105375A (ja) | 1984-06-18 |
Family
ID=16666201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57215067A Pending JPS59105375A (ja) | 1982-12-08 | 1982-12-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59105375A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6148927A (ja) * | 1984-08-16 | 1986-03-10 | Matsushita Electronics Corp | 半導体装置 |
| US12129897B2 (en) | 2019-10-28 | 2024-10-29 | Nitto Kohki Co., Ltd. | Clutch mechanism and power tool |
-
1982
- 1982-12-08 JP JP57215067A patent/JPS59105375A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6148927A (ja) * | 1984-08-16 | 1986-03-10 | Matsushita Electronics Corp | 半導体装置 |
| US12129897B2 (en) | 2019-10-28 | 2024-10-29 | Nitto Kohki Co., Ltd. | Clutch mechanism and power tool |
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