JPH04213850A - 半導体素子の特性測定方法 - Google Patents
半導体素子の特性測定方法Info
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- JPH04213850A JPH04213850A JP40718890A JP40718890A JPH04213850A JP H04213850 A JPH04213850 A JP H04213850A JP 40718890 A JP40718890 A JP 40718890A JP 40718890 A JP40718890 A JP 40718890A JP H04213850 A JPH04213850 A JP H04213850A
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Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、素子の特性を測定す
るための半導体装置およびその製造方法に関するもので
ある。
るための半導体装置およびその製造方法に関するもので
ある。
【０００２】
【従来の技術】一般に、半導体装置の素子の特性を測定
するためには、特性評価用半導体装置（以下ＴＥＧと称
する）が用いられている。ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍ
ｅｎｔ Ｇｒｏｕｐ）には、トランジスタ、容量、拡散
層などの半導体素子が作りこまれる。素子の特性を測定
する時、それらの素子の端子は、通常Ａｌまたは主とし
てＡｌからなる合金（以下メタルという）により形成さ
れる配線およびハッドを通じて、素子の特性を測定する
装置（以下測定器という）の端子と接触させる。そして
、その測定器から素子の端子に所定の電圧、電流を加え
ることにより、半導体素子の特性が測定される。
するためには、特性評価用半導体装置（以下ＴＥＧと称
する）が用いられている。ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍ
ｅｎｔ Ｇｒｏｕｐ）には、トランジスタ、容量、拡散
層などの半導体素子が作りこまれる。素子の特性を測定
する時、それらの素子の端子は、通常Ａｌまたは主とし
てＡｌからなる合金（以下メタルという）により形成さ
れる配線およびハッドを通じて、素子の特性を測定する
装置（以下測定器という）の端子と接触させる。そして
、その測定器から素子の端子に所定の電圧、電流を加え
ることにより、半導体素子の特性が測定される。
【０００３】図２（ａ） ，（ｂ） に従来のＮＭＯＳ
Ｔｒ のＴＥＧの平面図および断面図を示す。このＴ
ＥＧは次のようにして製造される。まず、Ｐ型Ｓｉ基板
１にＬＯＣＯＳ法でフィールド酸化膜２を選択的に形成
した後、ゲート酸化膜形成用熱酸化、ポリシリコン膜生
成、リンドープ、ゲートパターニングを行うことにより
、基板１の素子領域にゲート酸化膜３およびゲート電極
４を形成する。次に、ソース・ドレインイオン注入（イ
オン種はＡｓ）、Ａｓアニールを行うことにより、前記
ゲート電極４両側の素子領域にソース・ドレイン領域５
を形成する。 以上でＮＭＯＳ Ｔｒ が完成する。その後は全面に中
間絶縁膜としてＢＰＳＧ膜６を形成し、Ｎ２ アニール
を行って表面の平滑化を図る。さらに、コンタクトパタ
ーニングを行った後、メタルの全面生成およびメタルパ
ターニングを行うことにより、配線７とパッド部８を形
成し、ＴＥＧが完成する。このＴＥＧにおいては、メタ
ルパッド部８に測定器の端子を接触させて、電圧、電流
をＮＭＯＳ Ｔｒ に加えることにより、該ＮＭＯＳ
Ｔｒ の特性を測定できる。
Ｔｒ のＴＥＧの平面図および断面図を示す。このＴ
ＥＧは次のようにして製造される。まず、Ｐ型Ｓｉ基板
１にＬＯＣＯＳ法でフィールド酸化膜２を選択的に形成
した後、ゲート酸化膜形成用熱酸化、ポリシリコン膜生
成、リンドープ、ゲートパターニングを行うことにより
、基板１の素子領域にゲート酸化膜３およびゲート電極
４を形成する。次に、ソース・ドレインイオン注入（イ
オン種はＡｓ）、Ａｓアニールを行うことにより、前記
ゲート電極４両側の素子領域にソース・ドレイン領域５
を形成する。 以上でＮＭＯＳ Ｔｒ が完成する。その後は全面に中
間絶縁膜としてＢＰＳＧ膜６を形成し、Ｎ２ アニール
を行って表面の平滑化を図る。さらに、コンタクトパタ
ーニングを行った後、メタルの全面生成およびメタルパ
ターニングを行うことにより、配線７とパッド部８を形
成し、ＴＥＧが完成する。このＴＥＧにおいては、メタ
ルパッド部８に測定器の端子を接触させて、電圧、電流
をＮＭＯＳ Ｔｒ に加えることにより、該ＮＭＯＳ
Ｔｒ の特性を測定できる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
ような従来のＴＥＧおよびその製造方法では、パッド部
８および配線７が最終のメタル工程で形成されているた
めに、それ以前の段階では素子と測定器の端子の接触が
できず、素子の特性が測定できないという問題点があっ
た。
ような従来のＴＥＧおよびその製造方法では、パッド部
８および配線７が最終のメタル工程で形成されているた
めに、それ以前の段階では素子と測定器の端子の接触が
できず、素子の特性が測定できないという問題点があっ
た。
【０００５】この発明は上記の点に鑑みなされたもので
、メタル工程以前で素子の特性を測定することができる
半導体装置およびその製造方法を提供することを目的と
する。
、メタル工程以前で素子の特性を測定することができる
半導体装置およびその製造方法を提供することを目的と
する。
【０００６】
【課題を解決するための手段】この発明は、特性測定用
の半導体装置およびその製造方法において、測定用半導
体素子の構成要素と同一要素により測定用の配線および
パッド部を形成するようにしたものである。
の半導体装置およびその製造方法において、測定用半導
体素子の構成要素と同一要素により測定用の配線および
パッド部を形成するようにしたものである。
【０００７】
【作用】上記この発明においては、測定用半導体素子の
構成要素と同一要素により半導体素子の形成と同時に測
定用の配線およびパッド部が得られるから、メタル工程
以前の素子形成直後から素子の特性測定が可能になる。
構成要素と同一要素により半導体素子の形成と同時に測
定用の配線およびパッド部が得られるから、メタル工程
以前の素子形成直後から素子の特性測定が可能になる。
【０００８】
【実施例】以下この発明の一実施例を図面を参照して説
明する。図１はこの発明の一実施例（ＮＭＯＳ Ｔｒ
のＴＥＧ）を製造工程順に示す図で、（ａ） は斜視図
、（ｂ），（ｃ） は断面図である。
明する。図１はこの発明の一実施例（ＮＭＯＳ Ｔｒ
のＴＥＧ）を製造工程順に示す図で、（ａ） は斜視図
、（ｂ），（ｃ） は断面図である。
【０００９】図１（ａ） はＮＭＯＳ Ｔｒ 形成完了
時点での斜視図であり、１１はＰ型Ｓｉ基板、１２はフ
ィールド酸化膜、１３はゲート酸化膜、１４はゲート電
極、１５はソース・ドレインとしてのＮ＋ 拡散層であ
るが、ここでは前記フィールド酸化膜１２をＬＯＣＯＳ
法で形成する際、素子領域および将来配線とパッド部と
なる領域を除いて前記フィールド酸化膜１２を形成する
。さらに、ゲート酸化膜形成用熱酸化、ポリシリコン膜
生成、リンドープ、ゲートパターニングによりゲート酸
化膜１３とゲート電極１４を形成する際、ポリシリコン
膜をフィールド酸化膜１２上にも残してゲート電極の配
線１６およびパッド部１７を同時に形成する。さらに、
Ａｓイオン注入とＡｓアニールによりソース・ドレイン
としてのＮ＋ 拡散層１５を形成する際、同時に配線お
よびパッド部となる基板領域にもイオン注入を行って同
時にソース・ドレインの配線１８およびパッド部１９を
Ｎ＋ 拡散層１５で形成する。したがって、この一実施
例ではＮＭＯＳ Ｔｒ の形成と同時に測定用の配線１
６，１８およびパッド部１７，１９が形成され、パッド
部１７，１９（一辺１００μｍ 程度の正方形状）に測
定器の端子を接触させ、所定の電圧、電流を加えること
により、Ｔｒの形成完了時点で該Ｔｒの特性を測定する
ことができる。
時点での斜視図であり、１１はＰ型Ｓｉ基板、１２はフ
ィールド酸化膜、１３はゲート酸化膜、１４はゲート電
極、１５はソース・ドレインとしてのＮ＋ 拡散層であ
るが、ここでは前記フィールド酸化膜１２をＬＯＣＯＳ
法で形成する際、素子領域および将来配線とパッド部と
なる領域を除いて前記フィールド酸化膜１２を形成する
。さらに、ゲート酸化膜形成用熱酸化、ポリシリコン膜
生成、リンドープ、ゲートパターニングによりゲート酸
化膜１３とゲート電極１４を形成する際、ポリシリコン
膜をフィールド酸化膜１２上にも残してゲート電極の配
線１６およびパッド部１７を同時に形成する。さらに、
Ａｓイオン注入とＡｓアニールによりソース・ドレイン
としてのＮ＋ 拡散層１５を形成する際、同時に配線お
よびパッド部となる基板領域にもイオン注入を行って同
時にソース・ドレインの配線１８およびパッド部１９を
Ｎ＋ 拡散層１５で形成する。したがって、この一実施
例ではＮＭＯＳ Ｔｒ の形成と同時に測定用の配線１
６，１８およびパッド部１７，１９が形成され、パッド
部１７，１９（一辺１００μｍ 程度の正方形状）に測
定器の端子を接触させ、所定の電圧、電流を加えること
により、Ｔｒの形成完了時点で該Ｔｒの特性を測定する
ことができる。
【００１０】この後、通常のＮＭＯＳ Ｔｒ の製造方
法を用いて図１（ｂ） に示すようにＢＰＳＧ膜２０を
中間絶縁膜として基板上の全面に形成し、これに、パッ
ド部１７，１９上でコンタクトホール２１（一辺８０μ
ｍ 程度の正方形状）を開ける。その結果、このコンタ
クトホール２１を通してパッド部１７，１９に測定器の
端子を接触させて、コンタクトホール形成後の時点での
Ｔｒの特性を測定できる。
法を用いて図１（ｂ） に示すようにＢＰＳＧ膜２０を
中間絶縁膜として基板上の全面に形成し、これに、パッ
ド部１７，１９上でコンタクトホール２１（一辺８０μ
ｍ 程度の正方形状）を開ける。その結果、このコンタ
クトホール２１を通してパッド部１７，１９に測定器の
端子を接触させて、コンタクトホール形成後の時点での
Ｔｒの特性を測定できる。
【００１１】その後、メタルの被着とパターニングを行
うことにより、図１（ｃ） に示すようにメタルのパッ
ド部２２を前記コンタクトホール２１部分に形成する。 このメタルパッド部２２に測定器の端子を接触させ、電
圧、電流を加えることにより、メタル工程後のＴｒの特
性を測定できる。
うことにより、図１（ｃ） に示すようにメタルのパッ
ド部２２を前記コンタクトホール２１部分に形成する。 このメタルパッド部２２に測定器の端子を接触させ、電
圧、電流を加えることにより、メタル工程後のＴｒの特
性を測定できる。
【００１２】なお、上記一実施例はＮＭＯＳ Ｔｒ の
場合であるが、その他の素子の場合でも該素子の構成要
素と同一要素により配線およびパッド部を形成すること
により、メタル工程以前に素子の特性測定が可能となる
。
場合であるが、その他の素子の場合でも該素子の構成要
素と同一要素により配線およびパッド部を形成すること
により、メタル工程以前に素子の特性測定が可能となる
。
【００１３】
【発明の効果】以上詳細に説明したようにこの発明によ
れば、半導体素子の構成要素と同一要素によって測定用
の配線とパッド部を形成するようにしたので、メタル工
程以前の素子形成直後から半導体素子の特性を測定する
ことが可能となり、実施例で説明したように各製造工程
後において特性を測定することにより、各製造工程が素
子に与える影響を定性的及び定量的に把握できる。
れば、半導体素子の構成要素と同一要素によって測定用
の配線とパッド部を形成するようにしたので、メタル工
程以前の素子形成直後から半導体素子の特性を測定する
ことが可能となり、実施例で説明したように各製造工程
後において特性を測定することにより、各製造工程が素
子に与える影響を定性的及び定量的に把握できる。
【図１】この発明の半導体装置および製造方法の一実施
例を示す斜視図および断面図である。
例を示す斜視図および断面図である。
【図２】従来のＮＭＯＳ Ｔｒ のＴＥＧの平面図およ
び断面図である。
び断面図である。
１１ Ｐ型Ｓｉ基板
１４ ゲート電極
１５ Ｎ＋ 拡散層
１６ 配線
１７ パッド部
１８ 配線
１９ パッド部
Claims (2)
- 【請求項１】 半導体基板と、該基板に形成された特
性測定用の半導体素子と、該素子の構成要素と同一要素
によって前記基板に形成された測定用の配線およびパッ
ド部とを具備してなる半導体装置。 - 【請求項２】 半導体基板に特性測定用の半導体素子
を形成し、その際、同時に、該素子の構成要素と同一要
素によって測定用の配線およびパッド部を前記基板に形
成するようにした半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40718890A JP2933394B2 (ja) | 1990-12-10 | 1990-12-10 | 半導体素子の特性測定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40718890A JP2933394B2 (ja) | 1990-12-10 | 1990-12-10 | 半導体素子の特性測定方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04213850A true JPH04213850A (ja) | 1992-08-04 |
| JP2933394B2 JP2933394B2 (ja) | 1999-08-09 |
Family
ID=18516807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40718890A Expired - Fee Related JP2933394B2 (ja) | 1990-12-10 | 1990-12-10 | 半導体素子の特性測定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2933394B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2825245A1 (de) * | 1977-06-08 | 1978-12-14 | Ajinomoto Kk | Verfahren zur herstellung von d- alpha -aminosaeuren |
-
1990
- 1990-12-10 JP JP40718890A patent/JP2933394B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2825245A1 (de) * | 1977-06-08 | 1978-12-14 | Ajinomoto Kk | Verfahren zur herstellung von d- alpha -aminosaeuren |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2933394B2 (ja) | 1999-08-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990511 |
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