JPS59105571A - デイジタル電子回路 - Google Patents

デイジタル電子回路

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JPS59105571A
JPS59105571A JP58216440A JP21644083A JPS59105571A JP S59105571 A JPS59105571 A JP S59105571A JP 58216440 A JP58216440 A JP 58216440A JP 21644083 A JP21644083 A JP 21644083A JP S59105571 A JPS59105571 A JP S59105571A
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JP
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input
digital electronic
electronic circuit
shift register
chip
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JP58216440A
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ジヨ−ジ・マ−テイン・ブラツドシヨ−
ピ−タ−・レオ・ロ−レンス・デジラス
ケイス・マクラレン
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ICL PLC
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ICL PLC
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318536—Scan chain arrangements, e.g. connections, test bus, analog signals

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  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
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  • General Physics & Mathematics (AREA)
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  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 本発明は、テスト用ディジタル電子回路に関するもので
あって、必らずしも用途を限定するものではないが、特
に大規模集積回路（ＬＳＩ）のテスト回路に関するもの
である。
ディジタル回路は、一般に、組合せ論理回路（Ａ　Ｎ　
Ｉ）ゲート、ＯＲゲートなど）にょシ相互結線された多
数のデータ記憶素子から構成されるものである。このよ
うな回路において、特に回路がＬＳＩチップの場合、チ
ップ内の記憶素子にアクセスするのは困難なため回路の
テストは非常に複雑なものとなってしまう。
英国特許第１５４６１４７号は、記憶菓子が直列接続さ
れ、シフトレジスタとして作動するようにした診断モー
ドを有するディジタル電子回路について記述している。
これによって、記憶菓子にテストパターンを順次シフト
しながら入力することが可能となシ、また各テストの結
果を解析するのに、それらを順次シフトしながら読み出
すようにすることも可能にしている。この方法は、普通
ではアクセスできないチップ内のレジスタに対するアク
セスを可能とするものであって、従って、Ｔ、　Ｓ　Ｉ
チップのテストを非常に容易にするものである。テスト
パターンおよびそのテスト出力は順次シフトされるので
、テスト用として必要となる余分の端子数を少なくする
ことができる。
それでも、回路中の記憶累子数が増大すると、シフトレ
ジスタ中のデータをシフトするのに非常な時間を要する
ことになシ、そのだめテスト時間が長くなることになる
。ＬＳＩチップを製造中または製造後にテストする必要
がある場合、このテストを極力短時間に実施しよ°うと
すると、以上の事は特に深刻な問題となる。
本発明の目的の１つは、このようなディジタル電子回路
のテストにおいて所要時間を短縮することにある。
発明の要約 本発明によれば、組合せ論理回路によシ相互結線された
複数個のデータ記憶素子および通常の動作のだめの入力
および出力端子群よ多構成されるディジタル電子回路に
おいて、診断モードにおいては、データ記憶素子は直列
シフトレジスタとして作動し、そのため情報は入出力端
子群の間の記憶菓子を順次シフトされることになシ、テ
ストモードにおいては、このシフトレジスタは複数のサ
ブシフトレジスタに分割され、分割された各サブシフト
レジスタは前記入出力端子群のうち別々の対をなす端子
間に接続され、これによって情報は、並列接続された各
サブシフトレジスタを介してシフトされるディジタル電
子回路が提供される。
本発明の実施例 図において、Ｌ　Ｓ　Ｉチップ１０は組合せ論理回路１
２によシ相互結線された多数のデータ記憶素子（双安定
回路）１１を有している。
図に示されるように、双安定回路１１のあるものは回路
１２の入力を送シ、また、あるものは回路１２の出力が
入るが、その他のものは入力および出力の両方が出入り
するようになっている。チップには、入出力用端子群１
６および１４があり、これらのうちのあるものは、双安
定回路１１に接続され、また、その他のものは、回路１
２に、データの入出力用として接続されている。
論理回路１２の正確な構成および双安定回路１１の機能
は、本発明の範囲に入るものではないので、ここでは説
明しないことにする。
論理回路は１例えば演算装置とすることもでき、また、
双安定回路はオペランドおよび演算結果を保持するだめ
の入出力レジスタとすることもできる。
双安定回路は、論理回路１２に接続されるとともに、回
路どうしが相互に結線されて、診断用入力端子Ｌ　Ｐ　
丁Ｎおよび出力端子ＬＰＯＵＴの間で直列接続された診
断回路を形成している。各双安定回路は、診断回路上の
前段にある双安定回路からのデータの入力を制御するＡ
ＮＤゲート（示されていない）を内蔵している。このＡ
ＮＤゲートは、制御信号Ｓ　ＨＩ　Ｆ　Ｔによって制御
される。従って、５１（ＩＦＴ＝Ｄのとき、ゲートはす
べて抑止状態となるので、双安定回路間の直列接続を禁
止することになシ、また５ＨＩＦＴ＝１のときは、ゲー
トは導通状態となるので、データは、診断回路上の双安
定回路を通してシフトされることになる。
これらの直列接続は、双安定回路１１および論理回路１
２の間の本来の機能をはだすための接続に追加的に接続
されるものであり、本回路本来の目的に用いられるもの
ではない点に留意する必要がある。
図に示されているとおり、診断回路は多数の部分回路２
０から構成されるが、この部分回路はさらに多数の双安
定回路１１によ多構成されている。図の装置は単なる一
例を示したものである点に留意する必要がちる。つまり
、この部分回路２０の数および双安定回路の数は必要に
応じて変更されるものである。
典型的な場合としては、回路は４つの部分回路を有し、
そして各部分回路は最大１８個の双安定回路よ構成るも
のである。
牙１の部分回路２０の入力は端子ＬＰＩＮから直接駆動
されるのに対して、他の部分回路の入力は二方向マルチ
プレクサ２１によって駆動される。各マルチプレクサの
牙１の人力（０）は前段にある部分回路２０の出力に接
続されているのに対し、第２の人力（１）はチップの端
子群１６のうちの１つに接続されておシ、これは本来は
論理回路１２の入力端子となっているものである。
本チップは以上の他、多数の二方向マルチプレクサ２２
を内蔵している。これらのマルチプレクサの出力はチッ
プの端子群１４に接続されておシ、この端子群は、通常
は論理回路１２の出力端子となるものである。各マルチ
プレクサ２２の第１の人力（０）は論理回路１２の出力
端子に接続されているのに対し、第２の入力端子（１）
は部分回路２０のうちの１つの部分回路の出力端子に接
続されている。
マルチプレクサ２１．２２は、いずれも制御信号ＯＴＭ
によって制御されており、Ｏ’ｌｌ’Ｍ＝０のとき、各
４マルチプレクサの第１の入力端子（０）が選択され、
またＣＴＭ−１のとき、刀・２の入力端子が選択される
ようになっている。
本チップはノーマル、診断およびチップテストの３つの
作動モードを有している。
ノーマルモード これはチップがデータ処理システムの一部として接続さ
れ、そして本来のデータ処理機能を実行している場合の
通常の作動モードのことである。
このモードにおいては、制御信号５ＨＩＦＴおよびＯＴ
Ｍはいずれもゼロである。従ってこの場合は各双安定回
路１１の間の接続は抑止状態となっており、そして双安
定回路１１と論理回路１２の間の本来の接続のみが作動
している状態である。これと同時に、マルチプレクサ２
１．２２はそれぞれ第１の入力端子（０）に切換わるた
め、それに関係する端子１３．１４は論理回路１２にの
みに接続されることになり、従って回路の入出力端子と
しての本来の機能をはたすことになる。
診断モード このモードは、データ処理システムの一部を構成してい
る場合の本チップの診断およびテストに使用するもので
ある。
このモードにおいては、制御信号は５ＨＩＦＴ＝１　、
ＯＴＭ＝Ｏとなっている。従って、この場合には各双安
定回路１１の間の接続は導通状態となり、データが端子
ＬＰＩＮおよびＬＰＯＵＴ　の間の診断回路を通してシ
フトされるようになる。これによってテストパターンが
双安定回路に直列にロードされることになり、また診断
テストの結果がチップから直列に読出されることになる
。
チップテストモード この場合は、制御信号は５ＨＩＦＴ＝１．ＯＴＭ＝１と
なっている。この結果、診断回路は部分回路２０に分割
され、そして各部分回路は入出力端子群１３．１４の別
々の組の間に接続されることになる（牙１番目の部分回
路の場合はＬＰＩＮが入力端子となシ、また最後のサブ
システムでは■、Ｐ　ＯＵ　Ｔが出力端子となる。）。
このチップテストモードはチップの製造段階で、チップ
やサーキットボードに組立てられる前にチップをテスト
するためのものである。このチップテストモードでは、
テストパターンが並列接続された部分回路内をシフトさ
れるので、迅速なテストを可能にするものである。例え
ば各部分回路が１８個の双安定回路を内蔵しているとす
ると、チップ内に情報をロードするに要する時間は最長
でも僅か１８クロツクですむことになる。
このモードにおいて、情報を人出力するための端子はノ
ーマルモードにおいて論理回路１２の入出力端子であっ
た端子であった端子群１３．１４を利用するので、余分
な端子は必要とされないことになる。制御信号ＯＴＭは
チップ上に特別に設けられた端子よ多入力されるか、あ
るいは既存の端子から、例えば制御ビットのうち使用さ
れない値をデコードして得られる信号によって駆動され
る。
部分回路２０のうち、あるものはその出力端子がチップ
のノーマルモード接続の一部としてチップ端子に直接に
接続することが可能であり、この場合にはマルチプレク
サ２２は不必要となることに留意する必要がある。また
チップテストモードにおいて使用される入力端子群１３
のあるものは論理回路１２に接続することなく、スペア
端子とすることができる。
本チップは直列接続された診断回路を２つ以上用いて、
診断モードにおいてはその回路の１つを選択するように
することができる。
この場合のチップテストモードにおいては、各回路は個
々の部分回路に分割され、各回路とも各市プヅ１トレカ
タは全て並列に口、−ドされるように構成される。
【図面の簡単な説明】
図はＬ　Ｓ　Ｉチップの概略図である。 〔主要部分の符号の説明〕

Claims (1)

  1. 【特許請求の範囲】 １、　組合せ論理回路によって相互結線された複数個の
    データ記憶菓子を含み、さらに通常の動作のための入出
    力端子群を有し、前記データ記憶菓子は、診断モードに
    おいては、情報が入出力端子（Ｌ　Ｐ　Ｉ　Ｎ　、　Ｌ
    　Ｐ　ＯＵ　Ｔ　）間の記憶素子を介して直列にシフト
    されるような直列シフトレジスタとして作動するように
    作られたディジタル電子回路において、テストモードに
    おいては、前記直列シフトレジスタは複数のシフトレジ
    スタ部に分割され、前記シフトレジスタ部のおのおのが
    前記入出力端子（１５，１４，Ｉ、ｐＩＮ、　ＬＰＯＵ
    Ｔ　）の別々の組の間に接続され、もって情報が並列接
    続されたすべての前記シフトレジスタ部を介してシフト
    されることを特徴とするディジタル電子回路。 ２、特許請求の範囲第１項記載のディジタル電子回路に
    おいて、 前記記憶素子および組合せ論理回路のすべてが単一の集
    積回路のチップの一部を構成することを特徴とするディ
    ジタル電子回路。 ３、特許請求の範囲第１項または第２項記載のディジタ
    ル電子回路において、 前記シフトレジスタ部のうちの１つの出力に接続された
    第１の入力（０）およびチップ入力端子群のうちの１つ
    に接続された第２の入力（１）を有し、次段のシフトレ
    ジスタ部の入力に接続されたマルチプレクサを少なくと
    も１つ有することを特徴とするディジタル電子回路。 ４、特許請求の範囲第３項記載のディジタル電子回路に
    おいて、 前記組合せ論理回路の出力に接続された第１の入力（０
    ）、前記シフトレジスタ部のうちの１つのシフトレジス
    タ部の出力に接続された第２の入力（１）および出力端
    子群の１つに接続された出力を有する別のマルチプレク
    サを少なくとも１つ有することを特徴とするディジタル
    電子回路。 ５、％許請求の範囲第４項記載のディジタル電子回路に
    おいて、 ２種類のマルチプレクサがコモン制御信号（ＣＴＭ）に
    よって制御され、これによってテストモードが開始され
    ることを特徴とするディジタル電子回路。
JP58216440A 1982-11-20 1983-11-18 デイジタル電子回路 Granted JPS59105571A (ja)

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GB8233179 1982-11-20
GB8233179 1982-11-20

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JPS59105571A true JPS59105571A (ja) 1984-06-18
JPH0374796B2 JPH0374796B2 (ja) 1991-11-28

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US (1) US4566104A (ja)
EP (1) EP0109770B1 (ja)
JP (1) JPS59105571A (ja)
AU (1) AU555808B2 (ja)
DE (1) DE3368770D1 (ja)
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