JPS593561A - デ−タ処理システム - Google Patents
デ−タ処理システムInfo
- Publication number
- JPS593561A JPS593561A JP58103008A JP10300883A JPS593561A JP S593561 A JPS593561 A JP S593561A JP 58103008 A JP58103008 A JP 58103008A JP 10300883 A JP10300883 A JP 10300883A JP S593561 A JPS593561 A JP S593561A
- Authority
- JP
- Japan
- Prior art keywords
- control
- module
- shift register
- path
- common input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2294—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing by remote test
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデータ処理システムに関する。一層詳しく言え
ば、本発明はこのようなシステムをテストする装置に関
する。
ば、本発明はこのようなシステムをテストする装置に関
する。
データ処理システムをテストする従来の装置が英国特許
明細書第１，５３６，１４７号に記載されている。この
英国特許明細書では、システムの内部データ記憶回路が
相互に接続してあって複数の直列シフト・レジスタ経路
を構成している。通常は、これらの経路は機能抑止状態
にあり、シフトするのを阻止されている。
明細書第１，５３６，１４７号に記載されている。この
英国特許明細書では、システムの内部データ記憶回路が
相互に接続してあって複数の直列シフト・レジスタ経路
を構成している。通常は、これらの経路は機能抑止状態
にあり、シフトするのを阻止されている。
しかしながら、診断作動モードでは、成る選択された経
路を使用可能とし、その内容をシフトできるようにする
。これにょシ、テスト・パターンがその経路の記憶回路
に直列でシフトされ得、こうして、これら記憶回路の内
容がシフト−アウトされて点検を受けることができる。
路を使用可能とし、その内容をシフトできるようにする
。これにょシ、テスト・パターンがその経路の記憶回路
に直列でシフトされ得、こうして、これら記憶回路の内
容がシフト−アウトされて点検を受けることができる。
データ処理システムは、普通、複数のモジュール、たと
えば、大規模−集積回路（ＬＳＩ）チップで構成されて
いる。各モジュールは上記したようにいくつかのシフト
・レジスタ経路を含んでいることが望ましい。しかしな
がら、この場合次のような問題が生じる。すなわち、モ
ジュールのピンまたは端子の数が限られ、それゆえに、
経路に必要なすべての接続を行ない、選択、制御、デー
タ人出力に利用できるピンが充分にないことがあるとい
う問題がある。本発明の一目的はこの問題を軽減するこ
とにある。 。
えば、大規模−集積回路（ＬＳＩ）チップで構成されて
いる。各モジュールは上記したようにいくつかのシフト
・レジスタ経路を含んでいることが望ましい。しかしな
がら、この場合次のような問題が生じる。すなわち、モ
ジュールのピンまたは端子の数が限られ、それゆえに、
経路に必要なすべての接続を行ない、選択、制御、デー
タ人出力に利用できるピンが充分にないことがあるとい
う問題がある。本発明の一目的はこの問題を軽減するこ
とにある。 。
本発明によれば、複数の直列シフト・レジスタ経路を包
含するデータ処理モジュールであって、これらの直列シ
フト・レジスタ経路がモジュール上の共通の人力、出力
端子の間に並列に接続してあり、さらに、経路の１つを
選択してテストデータおよび結果をその経路を通して直
列にシフトさせる選択手段が設けであるデータ処理モジ
ュールにおいて、前記選択手段が、 （ａ） 共通の入力端子に接続した制御シフト・レジ
スタと、 （ｂ） 制御シフト・レジスタが共通の入力端子から
直列にシフトするように制御メツセージを受けるのを可
能とし、この制御メツセージが経路の１つを識別する情
報を含んでいる手段と、 （ｃ） 制御シフト・レジスタ内の制菌メツセージに
応答してそのメツセージによって識別される経路を選択
する手段と を包含することを特徴とするデータ処理モジュールを得
ることができる。
含するデータ処理モジュールであって、これらの直列シ
フト・レジスタ経路がモジュール上の共通の人力、出力
端子の間に並列に接続してあり、さらに、経路の１つを
選択してテストデータおよび結果をその経路を通して直
列にシフトさせる選択手段が設けであるデータ処理モジ
ュールにおいて、前記選択手段が、 （ａ） 共通の入力端子に接続した制御シフト・レジ
スタと、 （ｂ） 制御シフト・レジスタが共通の入力端子から
直列にシフトするように制御メツセージを受けるのを可
能とし、この制御メツセージが経路の１つを識別する情
報を含んでいる手段と、 （ｃ） 制御シフト・レジスタ内の制菌メツセージに
応答してそのメツセージによって識別される経路を選択
する手段と を包含することを特徴とするデータ処理モジュールを得
ることができる。
ここで、共通入力端子がデータを経路にシ゛フ卜するば
かりでなく、シフトに必要な経路を選択する制御メツセ
ージを受けるのにも使用されることは了解されたい。こ
れにより、必要端子数を大幅に節減できる。
かりでなく、シフトに必要な経路を選択する制御メツセ
ージを受けるのにも使用されることは了解されたい。こ
れにより、必要端子数を大幅に節減できる。
制御メツセージは経路あるいは選択経路に対する作動モ
ードを特定するファンクション・コードを含んでいても
よい。
ードを特定するファンクション・コードを含んでいても
よい。
本発明によるデータ処理システムの１つを以下、添付図
面を参照しながら説明する。
面を参照しながら説明する。
全体的な説明
第１図を参照して、データ処理システムは複数のプリン
ト配線ボード１０を包含する。
ト配線ボード１０を包含する。
各ボードは複数の大規模集積回路（ＬＳＩ）チップ１１
を支持している。これらのチップの各々は二安定素子や
レジスタのようなデータ記憶回路を包含し、これらの記
憶回路は論理ゲートやマルチプレクサのような組合わせ
論理回路と接続してシステムの正規の処理動作に必要な
処理回路を形成している。これらの処理回路やそれが相
互接続する方法は本発明の部分を構成しないので、ここ
では詳しく説明しない。
を支持している。これらのチップの各々は二安定素子や
レジスタのようなデータ記憶回路を包含し、これらの記
憶回路は論理ゲートやマルチプレクサのような組合わせ
論理回路と接続してシステムの正規の処理動作に必要な
処理回路を形成している。これらの処理回路やそれが相
互接続する方法は本発明の部分を構成しないので、ここ
では詳しく説明しない。
相互接続して正規処理回路を形成すると共に、データ記
憶回路は診断やテストを行なえるように直列にも相互に
接続されて各チップに４つのシフト・レジスタ経路１２
を形成する。代表的なものを挙げると、各経路は７２ま
での個々のビットを包含し得る。通常は、すべてのチッ
プ内のすべての経路は機能抑止状態にあり、その内容を
シフトするのを妨げられている。この状態で、データ記
憶回路はそれぞれの正規処理機能を果たす。しかしなが
ら、診断動作モードでは、１つの経路が選択され、シフ
ト作用可能とされる。これで、テスト・パターンがこの
選択経路の記憶回路にシフト可能となり、選択経路の内
容を順次読出すことができる。
憶回路は診断やテストを行なえるように直列にも相互に
接続されて各チップに４つのシフト・レジスタ経路１２
を形成する。代表的なものを挙げると、各経路は７２ま
での個々のビットを包含し得る。通常は、すべてのチッ
プ内のすべての経路は機能抑止状態にあり、その内容を
シフトするのを妨げられている。この状態で、データ記
憶回路はそれぞれの正規処理機能を果たす。しかしなが
ら、診断動作モードでは、１つの経路が選択され、シフ
ト作用可能とされる。これで、テスト・パターンがこの
選択経路の記憶回路にシフト可能となり、選択経路の内
容を順次読出すことができる。
このシステムは診断ユニット１３も包含し、この診断ユ
ニットは経路の選択を制御し、テスト・パターンを発生
し、経路の内容を受取ってそれを点検する。診断ユニッ
ト１３′はライン１４に直列データ人力信号ＬＤＩを発
生し、これはすべてのボード１０に分配され、各チップ
１１の直列入力端子１５に送られる。
ニットは経路の選択を制御し、テスト・パターンを発生
し、経路の内容を受取ってそれを点検する。診断ユニッ
ト１３′はライン１４に直列データ人力信号ＬＤＩを発
生し、これはすべてのボード１０に分配され、各チップ
１１の直列入力端子１５に送られる。
この端子１５はチップの経路１２のすべての人力部に並
列に接続しである。
列に接続しである。
経路の内容はマルチプレクサ１６に送られ、これは出力
の１つを選択し、制御信号ＧＯ−１のとき、マルチプレ
クサ１８を介して直列出力端子１７にこの出力を送る。
の１つを選択し、制御信号ＧＯ−１のとき、マルチプレ
クサ１８を介して直列出力端子１７にこの出力を送る。
（信号Ｇ。
はすべてのチップに送られる。）出力端子１７はボード
の他のチップからの同様な出力を持つマルチプレクサ１
９に接続している。マルチプレクサ１９の出力部は他の
ボードからの同様な出力を持つ別のマルチプレクサ２０
に接続しておシ、直列データ出力信号Ｌ Ｄ Ｏ’に発
生し、これは診断ユニット１６にもどされる。
の他のチップからの同様な出力を持つマルチプレクサ１
９に接続している。マルチプレクサ１９の出力部は他の
ボードからの同様な出力を持つ別のマルチプレクサ２０
に接続しておシ、直列データ出力信号Ｌ Ｄ Ｏ’に発
生し、これは診断ユニット１６にもどされる。
各ボードはマスク・シフト・レジスタと呼ぶシフト・レ
ジスタ２１を包含する。通常は、このレジスタは機能抑
止状態にあり、その内容をシフトするのを妨げられてい
る。レジスタ２１は診断ユニットからのボード選択信号
Ｂ８ＥＬによって使用可能となる。このとき、このレジ
スタは、クロック信号ＯＬＫの制御の下にライン１４か
ら一度に１ビツトずつそこにシフトされるメツセージを
持つ（このクロック信号はチップ１１のすべてに送られ
る）。
ジスタ２１を包含する。通常は、このレジスタは機能抑
止状態にあり、その内容をシフトするのを妨げられてい
る。レジスタ２１は診断ユニットからのボード選択信号
Ｂ８ＥＬによって使用可能となる。このとき、このレジ
スタは、クロック信号ＯＬＫの制御の下にライン１４か
ら一度に１ビツトずつそこにシフトされるメツセージを
持つ（このクロック信号はチップ１１のすべてに送られ
る）。
データもレジスタ２１からシフトされ、マルチプレクサ
１９を通して診断ユニットにもどされる。
１９を通して診断ユニットにもどされる。
マスタ・シフト・レジスタ２１にシフトされるメツセー
ジはチップ１１の１つを識別するチップ選択コードを含
む。これはデコーダ回路２２によって復号化され、その
特定のチップに対するチップ選択信号０８ＥＬを発生す
る。成る値のチップ選択コードは放送コードとして作用
し、デコーダ２２の出力をすべて使用可能にし、チップ
選択信号０８ＥＬをすべてのチップに同蒔に送る。
ジはチップ１１の１つを識別するチップ選択コードを含
む。これはデコーダ回路２２によって復号化され、その
特定のチップに対するチップ選択信号０８ＥＬを発生す
る。成る値のチップ選択コードは放送コードとして作用
し、デコーダ２２の出力をすべて使用可能にし、チップ
選択信号０８ＥＬをすべてのチップに同蒔に送る。
各チップは制御シフト・レジスタと呼ぶシフト・レジス
タ２６を含む。通常は、このレジスタは機能抑止状態に
ある。レジスタ２３はチップ選択信号０８ＥＬのＡＮＤ
機能および制御信号Ｇｏの反転によって使用可能とされ
る。このとき、レジスタ２６はクロックＣＬＫの制御の
下に端子１５から一度に１ビツトずつそこにシフトされ
るメツセージを有する。データもこのレジスタからシフ
ト・アウトされ、ＧＯ＝０のとき、マルチプレクサ１８
によって診断ユニットにもどされる。
タ２６を含む。通常は、このレジスタは機能抑止状態に
ある。レジスタ２３はチップ選択信号０８ＥＬのＡＮＤ
機能および制御信号Ｇｏの反転によって使用可能とされ
る。このとき、レジスタ２６はクロックＣＬＫの制御の
下に端子１５から一度に１ビツトずつそこにシフトされ
るメツセージを有する。データもこのレジスタからシフ
ト・アウトされ、ＧＯ＝０のとき、マルチプレクサ１８
によって診断ユニットにもどされる。
制御シフト命レジスタ２３にシフトされたメツセージは
チップ上の４つの経路１２のうちの１つを特定する経路
選択コードを含む。
チップ上の４つの経路１２のうちの１つを特定する経路
選択コードを含む。
このコードはマルチプレクサ１６を制御して特定経路の
出力部を選択する。このコードはデコーダ回路２４によ
っても復号化され、特定経路のための経路選択信号ＬＳ
ＥＬを発生する。
出力部を選択する。このコードはデコーダ回路２４によ
っても復号化され、特定経路のための経路選択信号ＬＳ
ＥＬを発生する。
このメツセージはループ・ファンクション・コードも含
み、このコードは経路についての所望の動作モードを特
定する。これはデコーダ回路２５によって復号化され、
経路に対するファンクション制御信号ＦＮを発生する。
み、このコードは経路についての所望の動作モードを特
定する。これはデコーダ回路２５によって復号化され、
経路に対するファンクション制御信号ＦＮを発生する。
ファンクション制御信号の最初の３つは次の意味を持つ
。
。
几ＵＮ：チップ内のすべての経路が正規のＲＵＮ動作モ
ードに置かれ、チップのすべてのデータ記憶回路がそれ
ぞれ正規の処理機能を果たす。
ードに置かれ、チップのすべてのデータ記憶回路がそれ
ぞれ正規の処理機能を果たす。
ＨＯＬＤ：チップ内にすべての経路がホールド・モード
に置かれ、それぞれの内容が凍結され、重ねて書込みを
行なうのを防いでいる。
に置かれ、それぞれの内容が凍結され、重ねて書込みを
行なうのを防いでいる。
５ＨＩＦＴ：経路選択信号ＬＳＥＬによって特定された
経路の１つが５ＨＩＦＴモードに置かれ、その内容が各
クロックパルス毎に１ステツプずつ牙１図で見て左から
右にシフトされる。同時に、チップの残りに３つの経路
がＨＯＬＤモードに置かれる。
経路の１つが５ＨＩＦＴモードに置かれ、その内容が各
クロックパルス毎に１ステツプずつ牙１図で見て左から
右にシフトされる。同時に、チップの残りに３つの経路
がＨＯＬＤモードに置かれる。
機能制御信号はＧＯ−１の場合のみ有効であシ、ＧＯ−
０のときはすべての経路は凍結される。
０のときはすべての経路は凍結される。
動作
最初に、各チップの制御シフト・レジスタ２６が几ＵＮ
ファンクション・コードを含み、ＧＯ−１と仮定すると
、すべての処理回路は通常次のように作動する。
ファンクション・コードを含み、ＧＯ−１と仮定すると
、すべての処理回路は通常次のように作動する。
（ａ） まず、ＧＯ倍信号取出される。これは処理回
路の動作を一時的に凍結する。
路の動作を一時的に凍結する。
（ｂ） 次に、ボード選択信号Ｂ８ｇＬがボードの１
つまたはそれ以上のものに与えられ、その（または各）
ボードのマスターシフト・レジスタ２１を使用可能とす
る。
つまたはそれ以上のものに与えられ、その（または各）
ボードのマスターシフト・レジスタ２１を使用可能とす
る。
（Ｃ） このとき、ライン１４を通して、選択された
ボードのマスク・シフト・レジスタ２１にメツセージが
シフトされる。これはボード内のチップを１つ選択する
（あるいは、放送コードの場合には、ボード上のすべて
のチップを選択する）。
ボードのマスク・シフト・レジスタ２１にメツセージが
シフトされる。これはボード内のチップを１つ選択する
（あるいは、放送コードの場合には、ボード上のすべて
のチップを選択する）。
（ｄ） これで、信号ＢＳＥＬが除かれ、これ以上の
データがマスク・シフト・レジスタにシフトされるのを
防ぐ。
データがマスク・シフト・レジスタにシフトされるのを
防ぐ。
（ｅ） ここで、ライン１４を通して、その（あるい
は、各）選択されたチップの制御シフト・レジスタ２６
にメツセージがシフトされる。これは必要な経路を選択
させ、経路に対する機能制御信号を発生する。
は、各）選択されたチップの制御シフト・レジスタ２６
にメツセージがシフトされる。これは必要な経路を選択
させ、経路に対する機能制御信号を発生する。
（ｆ） ＧＯ倍信号再格納される。
たとえば、上記の手順は次の要領で使用され得る。
（ａ） 放送コードを用いて、システム内にすべての
経路をＨＯＬＤモードにセットする。
経路をＨＯＬＤモードにセットする。
（ｂ） 次に、１つの選択された経路がＳ ＨＩＦＴ
モードにセットされ、その内容を診断ユニット１′５に
シフト・アウトされて点検を受けると共に、テスト・パ
ターンが診断ユニットからこの経路にシフトされる。
モードにセットされ、その内容を診断ユニット１′５に
シフト・アウトされて点検を受けると共に、テスト・パ
ターンが診断ユニットからこの経路にシフトされる。
（ｃ） 最後に、放送コードが再び使用されて全経路
を几ＵＮモードにもどす。
を几ＵＮモードにもどす。
要するに、個々の経路が３段階のプロセスによって選定
されるわけである。最初に、ボードが選択され、次にそ
のボード上の１つのチップが選択され、次にそのチップ
内の１つの経路が選択されるのである。チップおよび経
路はうイン１４を通して順次診断ユニット１６から送ら
れてくるメツセージによって選択される。各チップ１１
はこれらのメツセージを受取るのにただ１つの入力端子
１５を持つだけでよく、この同じ端子を経路１２に対す
る人力データを受取るのにも用いる。
されるわけである。最初に、ボードが選択され、次にそ
のボード上の１つのチップが選択され、次にそのチップ
内の１つの経路が選択されるのである。チップおよび経
路はうイン１４を通して順次診断ユニット１６から送ら
れてくるメツセージによって選択される。各チップ１１
はこれらのメツセージを受取るのにただ１つの入力端子
１５を持つだけでよく、この同じ端子を経路１２に対す
る人力データを受取るのにも用いる。
可能性のある変形例
上記のシステムにおいて、デコーダ２２は各チップ１１
に対して別々のチップ選択ライン０８ＥＬを有する。し
たがって、たとえば、１グル一プ１０個のチップがあれ
ば、このようなラインが１０本あることになる。これは
デコーダ２２（これ自体がＬＳＩチップである可能性が
ある）で利用できる出力ピンが充分にない場合には問題
となるかも知れない。
に対して別々のチップ選択ライン０８ＥＬを有する。し
たがって、たとえば、１グル一プ１０個のチップがあれ
ば、このようなラインが１０本あることになる。これは
デコーダ２２（これ自体がＬＳＩチップである可能性が
ある）で利用できる出力ピンが充分にない場合には問題
となるかも知れない。
牙２図を参照して、ここに示す上記システムの変形例に
おいて、１グル一プ１０個のチップのうち１個をデコー
ダ２２から通じる５本１組の選択ライン６０によって選
択する。
おいて、１グル一プ１０個のチップのうち１個をデコー
ダ２２から通じる５本１組の選択ライン６０によって選
択する。
これらのラインはツー・アウト・オブ曇ファイブ・コー
ドを搬送し、このコードは次のようにしてチップの１つ
を識別する。
ドを搬送し、このコードは次のようにしてチップの１つ
を識別する。
０ １ ０００１１
１ ００１ ０２
１ ０１ ００５
１１０００４
０１ ００１！５
ｏｉ ｏｉ 。
１ ００１ ０２
１ ０１ ００５
１１０００４
０１ ００１！５
ｏｉ ｏｉ 。
６ ０１１０ロ
ア ００１０１ｓ
ｏｏｉｉ。
ｏｏｉｉ。
９ ０００１１図示の
ように、各チップは２つの選択端子３１．３２を有し、
これらの端子はそのチップに対するコード６２つのもの
に相当する２つのライン６０に接続しである。たとえば
、オ０番のチップの端子３１．３２はライン３０のうち
の最初と最後のものに接続しである。
ように、各チップは２つの選択端子３１．３２を有し、
これらの端子はそのチップに対するコード６２つのもの
に相当する２つのライン６０に接続しである。たとえば
、オ０番のチップの端子３１．３２はライン３０のうち
の最初と最後のものに接続しである。
端子３１．３２からの信号はチップのアンド・ゲート３
３に組合わせて１７、そのチップに対してチップ選択信
号ＯＳ ｌｕ Ｌを発生する。
３に組合わせて１７、そのチップに対してチップ選択信
号ＯＳ ｌｕ Ｌを発生する。
上記コードのうちの１つがライン６０に与えられたとき
にはいつでも、ただ１つだけのチップの端子３１．３２
の両方が付勢され、そのチップのみが選択されることに
なる。デコーダ２２はすべてのライン６０を付勢するこ
とによって上記の放送コードを処理してすべてのチップ
を選択する。
にはいつでも、ただ１つだけのチップの端子３１．３２
の両方が付勢され、そのチップのみが選択されることに
なる。デコーダ２２はすべてのライン６０を付勢するこ
とによって上記の放送コードを処理してすべてのチップ
を選択する。
上記の変形例では、ツー・アウト・オブ・ファイブ・コ
ードを用いてデコーダ２２からの出力数を１０から５ま
で減じる。各チップ１１は１つだけでなく２つの選択人
力信号を受けるので余分な端子を必要とする。
ードを用いてデコーダ２２からの出力数を１０から５ま
で減じる。各チップ１１は１つだけでなく２つの選択人
力信号を受けるので余分な端子を必要とする。
ボード１０を選択して診断ユニット１３からのボード選
択ラインＢＳＢＬＯ数を減らすために同様な符号化装置
を用いてもよい。
択ラインＢＳＢＬＯ数を減らすために同様な符号化装置
を用いてもよい。
牙１図はシステムのブロック回路ダイアグラムである。
第２図はシステムの変形例を示す図である。
〔主要部分の符号の説明〕
Claims (1)
- 【特許請求の範囲】 １、 複数の直列シフト・レジスタ経路を包含するデー
タ処理モジュールであって、これらの直列シフト・レジ
スタ経路がモジュール上の共通の人力、出力端子の間に
並列に接続してあり、さらに、経路の１つを選択してテ
ストデータおよび結果をその経路を通して直列にシフト
させる選択手段が設けであるデータ処理モジュールにお
いて、前記選択手段が、（ａ） 共通の入力端子に接
続した制御シフト・レジスタと、 （ｂ） 制御シフト・レジスタが共通の入力端子から
直列にシフトするように制御メツセージを受けるのを可
能とし、この制御メツセージが経路の１つを識別する情
報を含んでいる手段と、 （ｃ） 制御シフト・レジスタ内の制御メツセージに
応答してそのメツセージによって識別される経路を選択
する手段と を包含することを特徴とするデータ処理モジュール。 ２、特許請求の範囲第１項記載のモジュールにおいて、
前記モジュールは集積回路チップであることを特徴とす
るモジュール。 ６、 特許請求の範囲第１項または第２項記載のモジュ
ールにおいて、制御メツセージがモジュール内の経路ま
たは選択した経路の動作モードを制御するファンクショ
ン・コードも含むことを特徴とするモジュール。 ４、 特許請求の範囲前項のいずれか１つの項に記載の
モジュールにおいて、人力、出力端子に接続し°てあり
、前記制御メツセージおよびテストデータを発生するよ
うに配置しである診断ユニットを組合わせであることを
特徴とするモジュール。 ５、特許請求の範囲第１項、第２項、第３項のいずれか
１つの項に記載のモジュールを複数包含するデータ処理
システムであって、すべてのモジュールの共通入力端子
が共通人力ラインに接続しであることを特徴とするデー
タ処理システム。 ６ 特許請求の範囲第５項記載のシステムにおいて、さ
らに、モジュールの１つを選択する制御ユニットを包含
し、この制御ユニットが、 （ａ） 共通入力ラインに接続したマスク・シフトｅ
レジスタと、 （ｂ） マスク拳シフト番レジスタが共通入力ライン
から直列にシフトされた制御メツセージを受けることを
可能とし、この制御メツセージ゛がモジュールの１つを
識別する情報を含んでいる手段と、 （ｃ） マスク制御シフト・レジスタ内のメツセージ
に応答してこのメツセージによって識別されるモジュー
ルを選択する手段と ２、特許請求の範囲オ６項記載のシステムにおいて、制
御ユニットがエヌ・アウト・オブ・エム・コードによっ
てモジュールを選択することを特徴とするシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8217006 | 1982-06-11 | ||
| GB8217006 | 1982-06-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS593561A true JPS593561A (ja) | 1984-01-10 |
| JPH041371B2 JPH041371B2 (ja) | 1992-01-10 |
Family
ID=10530972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58103008A Granted JPS593561A (ja) | 1982-06-11 | 1983-06-10 | デ−タ処理システム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4697234A (ja) |
| JP (1) | JPS593561A (ja) |
| AU (1) | AU553094B2 (ja) |
| ZA (1) | ZA834008B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63278149A (ja) * | 1987-05-09 | 1988-11-15 | Fujitsu Ltd | 状態保持回路走査方式 |
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