JPS59105738A - パケツト・アドレス方式 - Google Patents
パケツト・アドレス方式Info
- Publication number
- JPS59105738A JPS59105738A JP57216453A JP21645382A JPS59105738A JP S59105738 A JPS59105738 A JP S59105738A JP 57216453 A JP57216453 A JP 57216453A JP 21645382 A JP21645382 A JP 21645382A JP S59105738 A JPS59105738 A JP S59105738A
- Authority
- JP
- Japan
- Prior art keywords
- address
- packet
- registers
- field
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）０発明の技術分野
本発明はパケット交換に於けるパケット送受信装置のア
ドレス決定方式に係り、特に前記パケット送受信装置に
一装置当たり複数個のアドレスを指定するパケット・ア
ドレス方式に関するものである。
ドレス決定方式に係り、特に前記パケット送受信装置に
一装置当たり複数個のアドレスを指定するパケット・ア
ドレス方式に関するものである。
世）、従来技術と問題点
第１図は従来のパケット・アドレス方式の一実施例を示
すブロック図であり、図中ＡＲＩ、ＡＲ２・・ＡＲｎは
夫々アドレス・レジスタ、Ｃ１、Ｃ２・・Ｃｎは夫々比
較回路、ＯＲはオア・ゲート、Ｆはパケットよりのパケ
ット・アドレス情報である。
すブロック図であり、図中ＡＲＩ、ＡＲ２・・ＡＲｎは
夫々アドレス・レジスタ、Ｃ１、Ｃ２・・Ｃｎは夫々比
較回路、ＯＲはオア・ゲート、Ｆはパケットよりのパケ
ット・アドレス情報である。
第１図に示す様に、従来のパケット交換に於し）では、
パケット送受信装置内に、複数個のアドレス・レジスタ
と其のアドレス・レジスタの各々に一個の比較回路を付
属させ、パケットのアドレス情報に対して各アドレス・
し４ジスタが同時に比較を行う方式が使用されているが
、此の様な従来方式によると一装置当たりｎ個のアドレ
スを指定する為には、ｎ個のアドレス・レジスタとｎ個
の比較回路が必要となり、回路構成が複雑となると云う
欠点がある。
パケット送受信装置内に、複数個のアドレス・レジスタ
と其のアドレス・レジスタの各々に一個の比較回路を付
属させ、パケットのアドレス情報に対して各アドレス・
し４ジスタが同時に比較を行う方式が使用されているが
、此の様な従来方式によると一装置当たりｎ個のアドレ
スを指定する為には、ｎ個のアドレス・レジスタとｎ個
の比較回路が必要となり、回路構成が複雑となると云う
欠点がある。
（Ｃ）９発明の目的
本発明の目的は従来技術の有する上記の欠点を除去し、
パケット内のアドレス情報の一部のフィールドによって
複数個のアドレス・レジスタの一個を選択することによ
り比較回路の数をアドレス・レジスタの数に拘わらず常
に一個とするパケット・アドレス方式を提供することで
ある。
パケット内のアドレス情報の一部のフィールドによって
複数個のアドレス・レジスタの一個を選択することによ
り比較回路の数をアドレス・レジスタの数に拘わらず常
に一個とするパケット・アドレス方式を提供することで
ある。
（ｄ）８発明の構成
上記の目的は本発明によれば、パケット送受信装置の受
信側に複数個のアドレス・レジスタと一個の比較回路と
を具備し、パケット・アドレス情報を収容するフィール
ドを複数個に分割し、前記フィールドの第一区画により
複数個の前記アドレス・レジスタを選択し、選択された
前記アドレス・レジスタが前記比較回路を占有し、前記
比較回路で前記フィールドの第二区画以下に収容されて
いるパケット・アドレス情報と選択された前記アドレス
・レジスタとを比較することを特徴とするパケット・ア
ドレス方式を提供することにより達成される。
信側に複数個のアドレス・レジスタと一個の比較回路と
を具備し、パケット・アドレス情報を収容するフィール
ドを複数個に分割し、前記フィールドの第一区画により
複数個の前記アドレス・レジスタを選択し、選択された
前記アドレス・レジスタが前記比較回路を占有し、前記
比較回路で前記フィールドの第二区画以下に収容されて
いるパケット・アドレス情報と選択された前記アドレス
・レジスタとを比較することを特徴とするパケット・ア
ドレス方式を提供することにより達成される。
（ｅ）０発明の実施例
第２図は本発明の一実施例を示すブロック・ダイヤで図
中、ＡＰＩ、ＡＲ２・・Ａ Ｒｎは夫々アドレス・レジ
スタ、Ｃは比較回路、Ｍはマルチプレクサ、Ｆｌ、Ｆ２
はパケット・アドレス情報の収容されているフィールド
を表す。
中、ＡＰＩ、ＡＲ２・・Ａ Ｒｎは夫々アドレス・レジ
スタ、Ｃは比較回路、Ｍはマルチプレクサ、Ｆｌ、Ｆ２
はパケット・アドレス情報の収容されているフィールド
を表す。
以下第２図に従って本発明の詳細な説明する。
本実施例に於いてはパケット・アドレス情報を二つのフ
ィールド（Ｆｌ、Ｆ２）に分け、フィールドＦ１でアド
レス・レジスタの選択を行い、フィールドＦ２を実際の
比較アドレスとする場合を示している。
ィールド（Ｆｌ、Ｆ２）に分け、フィールドＦ１でアド
レス・レジスタの選択を行い、フィールドＦ２を実際の
比較アドレスとする場合を示している。
尚フィールドを三つ以上に分は多レベルのアドレス・レ
ジスタを設けてもよいが、要点はパケ・ノド・アドレス
情報を少なくとも二つの部分に分け、其の一つの部分即
ちフィールドでアドレス・レジスタの選択を行うことで
ある。
ジスタを設けてもよいが、要点はパケ・ノド・アドレス
情報を少なくとも二つの部分に分け、其の一つの部分即
ちフィールドでアドレス・レジスタの選択を行うことで
ある。
フィールドＦ１の情報はマルチプレクサＭの入力となり
、其の結果ｎ個のアドレス・レジスタの内から一つのア
ドレス・レジスタ例えばＡＲＩが選択される。此の時ア
ドレス比較は、マルチプレクサＭに於いて選択されたア
ドレス・レジスタ、此の場合はＡＲＩとフィールドＦ２
との間で行われる。
、其の結果ｎ個のアドレス・レジスタの内から一つのア
ドレス・レジスタ例えばＡＲＩが選択される。此の時ア
ドレス比較は、マルチプレクサＭに於いて選択されたア
ドレス・レジスタ、此の場合はＡＲＩとフィールドＦ２
との間で行われる。
尚此の時選択されたアドレス・レジスタのみが比較回路
Ｃに接続され、其の他のアドレス・レジスタは比較回路
Ｃに接続するのをインヒビットされるので接続すること
は出来ない。
Ｃに接続され、其の他のアドレス・レジスタは比較回路
Ｃに接続するのをインヒビットされるので接続すること
は出来ない。
アドレス比較が完了した後比較回路Ｃのインヒビソトは
解除され、次のアドレス比較に移る。
解除され、次のアドレス比較に移る。
（ｆ）８発明の効果
以上詳細に説明した様に本発明によれば、使用されてい
るアドレス・レジスタの数に拘わらず雷に一個の比較回
路のみを使用するに過ぎないので回路の簡易化を計る上
、で大きな効果がある。
るアドレス・レジスタの数に拘わらず雷に一個の比較回
路のみを使用するに過ぎないので回路の簡易化を計る上
、で大きな効果がある。
第１図は従来のパケット・アドレス方式の一実施例を示
すブロック図であり、図中ＡＲＩ、ＡＲ２・・ＡＲｎは
夫々アドレス・レジスタ、Ｃ１、Ｃ２・・Ｃｎは夫々比
較回路、ＯＲはオア・ゲート、Ｆはパケットよりのバケ
・ノド・アドレス情報である。 第２図は本発明の一実施例を示すプロ・ツク・ダイヤで
図中、ＡＲＩ、ＡＲ２・・ＡＲｎは夫々アドレス・レジ
スタ、Ｃは比較回路、Ｍはマルチプレクサ、Ｆｌ、Ｆ２
はパケット・アドレス情報の収容されているフィールド
を表す。
すブロック図であり、図中ＡＲＩ、ＡＲ２・・ＡＲｎは
夫々アドレス・レジスタ、Ｃ１、Ｃ２・・Ｃｎは夫々比
較回路、ＯＲはオア・ゲート、Ｆはパケットよりのバケ
・ノド・アドレス情報である。 第２図は本発明の一実施例を示すプロ・ツク・ダイヤで
図中、ＡＲＩ、ＡＲ２・・ＡＲｎは夫々アドレス・レジ
スタ、Ｃは比較回路、Ｍはマルチプレクサ、Ｆｌ、Ｆ２
はパケット・アドレス情報の収容されているフィールド
を表す。
Claims (1)
- パケット送受信装置の受信側に複数個のアドレス・レジ
スタと一個の比較回路とを具備し、パケット・アドレス
情報を収容するフィールドを複数個に分割し、前記フィ
ールドの第一区画により複数個の前記アドレス・レジス
タを選択し、選択された前記アドレス・レジスタが前記
比較回路を占有し、前記比較回路で前記フィールドの第
二区画以下に収容されているパケット・アドレス情報と
選択された前記アドレス・レジスタとを比較することを
特徴とするパケット・アドレス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57216453A JPS59105738A (ja) | 1982-12-10 | 1982-12-10 | パケツト・アドレス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57216453A JPS59105738A (ja) | 1982-12-10 | 1982-12-10 | パケツト・アドレス方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59105738A true JPS59105738A (ja) | 1984-06-19 |
| JPS6341260B2 JPS6341260B2 (ja) | 1988-08-16 |
Family
ID=16688745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57216453A Granted JPS59105738A (ja) | 1982-12-10 | 1982-12-10 | パケツト・アドレス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59105738A (ja) |
-
1982
- 1982-12-10 JP JP57216453A patent/JPS59105738A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6341260B2 (ja) | 1988-08-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4835734A (en) | Address translation apparatus | |
| KR880001200B1 (ko) | 분할요구버스에 호출을 할당하기 위한 시스템 | |
| KR850005055A (ko) | 자기 지정 스위칭 회로망 | |
| US5109334A (en) | Memory management unit capable of expanding the offset part of the physical address | |
| JPH06161885A (ja) | メモリアクセス制御装置 | |
| DE3381374D1 (de) | Schaltungen zur verarbeitung von sequentiellen adressdatenbloecken. | |
| JPS55157181A (en) | Buffer memory control system | |
| GB2366043A (en) | Bus access arbitration using summed priority levels | |
| EP0401763B1 (en) | Timing signal generating system | |
| JPS59105738A (ja) | パケツト・アドレス方式 | |
| JPS60233741A (ja) | デジタル・パタ−ン発生器 | |
| BR9714446A (pt) | Conversão de dados intercalados para planares | |
| JPS5447443A (en) | Semiconductor memory unit | |
| AU752290B2 (en) | A digital switching equipment | |
| US5977864A (en) | High speed comparator with bit-wise masking | |
| SU750567A1 (ru) | Буферное запоминающее устройство | |
| SU1023336A1 (ru) | Устройство управлени виртуальной пам тью | |
| JP2913702B2 (ja) | マルチプロセッサシステムのアクセス受付制御方式 | |
| JPS5679354A (en) | Memory access control system | |
| JPS61198351A (ja) | ダイレクト・メモリ・アクセス制御回路 | |
| JP3308575B2 (ja) | 増設メモリバンクアドレス自動設定方式 | |
| SU864288A1 (ru) | Устройство дл обслуживани запросов | |
| JPS5839354A (ja) | デバツク装置 | |
| JPS5696349A (en) | Memory protection system | |
| JPH07160551A (ja) | ファイルシステム管理方法 |