JP3308575B2 - 増設メモリバンクアドレス自動設定方式 - Google Patents
増設メモリバンクアドレス自動設定方式Info
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- 230000015654 memory Effects 0.000 title claims description 111
- 238000000034 method Methods 0.000 title claims description 10
- 238000010586 diagram Methods 0.000 description 8
- 230000010365 information processing Effects 0.000 description 2
- 230000001174 ascending effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置のメモリ
管理方式に関し、特に、複数枚の増設メモリボードを接
続するコンピュータ・システムにおいて、そのメモリボ
ードのバンクアドレスを設定する方式に関する。
管理方式に関し、特に、複数枚の増設メモリボードを接
続するコンピュータ・システムにおいて、そのメモリボ
ードのバンクアドレスを設定する方式に関する。
【０００２】
【従来の技術】パーソナル・コンピュータなどの情報処
理装置では、コンピュータ・システムの汎用性を高める
ため、複数の入出力拡張ボード及び増設メモリボードを
接続できるように設計されている。これら接続される機
能拡張用ボードのうち増設メモリボードを接続する場
合、増設メモリボードのシステムに対するアドレス（コ
ンピュータ・システムのメモリマップ上の定められた一
定の領域）を設定する必要がある。
理装置では、コンピュータ・システムの汎用性を高める
ため、複数の入出力拡張ボード及び増設メモリボードを
接続できるように設計されている。これら接続される機
能拡張用ボードのうち増設メモリボードを接続する場
合、増設メモリボードのシステムに対するアドレス（コ
ンピュータ・システムのメモリマップ上の定められた一
定の領域）を設定する必要がある。
【０００３】従来、この種の設定は、増設するメモリボ
ード上に、任意の設定可能なスイッチを持たせ、このス
イッチを人為的に設定することにより各ボードが使用す
るアドレスを決定する方式をとっている。
ード上に、任意の設定可能なスイッチを持たせ、このス
イッチを人為的に設定することにより各ボードが使用す
るアドレスを決定する方式をとっている。
【０００４】
【発明が解決しようとする課題】上述したように従来の
バンクアドレス設定方式では、増設を行う際にメモリボ
ード上のスイッチを人の手で設定する必要があり、シス
テムのユーザが設定を行うためのマニュアル等の説明書
が必要になるとともに、設定時の人為的ミスにより誤っ
た設定を行う可能性もあり、このことによる誤動作、メ
モリやボードの破壊等を招くおそれがあるという欠点が
ある。
バンクアドレス設定方式では、増設を行う際にメモリボ
ード上のスイッチを人の手で設定する必要があり、シス
テムのユーザが設定を行うためのマニュアル等の説明書
が必要になるとともに、設定時の人為的ミスにより誤っ
た設定を行う可能性もあり、このことによる誤動作、メ
モリやボードの破壊等を招くおそれがあるという欠点が
ある。
【０００５】本発明の目的は、コンピュータ・システム
に増設するメモリボードのバンクアドレス設定を容易に
した増設メモリバンクアドレス自動設定方式を提供する
ことにある。
に増設するメモリボードのバンクアドレス設定を容易に
した増設メモリバンクアドレス自動設定方式を提供する
ことにある。
【０００６】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る増設メモリバンクアドレス自動設定方
式は、コンピュータシステムに使用する増設メモリボー
ドのうち、そのボード上に任意のメモリをさらに増設可
能なメモリボードにおいて、 システムの初期時に初期化
され、メモリボード上のメモリ容量を判定してメモリボ
ードのメモリバンクアドレス範囲を設定し、また他のメ
モリボードに対する設定許可信号を出力する手段と、 前
記設定手段から出力されたメモリバンクアドレス範囲の
データとＣＰＵの供給するアドレスデータとを比較し
て、メモリアクセス時にメモリボード上のメモリが選択
されたことを示すメモリアクセス信号を出力する手段
と、 複数のメモリボードをカスケード接続するために次
のメモリボードが最初にアクセスされるときに前記設定
許可信号に基いて次のメモリボードに対するバンクアド
レス設定許可信号を生成する手段とを有するものであ
る。
め、本発明に係る増設メモリバンクアドレス自動設定方
式は、コンピュータシステムに使用する増設メモリボー
ドのうち、そのボード上に任意のメモリをさらに増設可
能なメモリボードにおいて、 システムの初期時に初期化
され、メモリボード上のメモリ容量を判定してメモリボ
ードのメモリバンクアドレス範囲を設定し、また他のメ
モリボードに対する設定許可信号を出力する手段と、 前
記設定手段から出力されたメモリバンクアドレス範囲の
データとＣＰＵの供給するアドレスデータとを比較し
て、メモリアクセス時にメモリボード上のメモリが選択
されたことを示すメモリアクセス信号を出力する手段
と、 複数のメモリボードをカスケード接続するために次
のメモリボードが最初にアクセスされるときに前記設定
許可信号に基いて次のメモリボードに対するバンクアド
レス設定許可信号を生成する手段とを有するものであ
る。
【０００７】
【０００８】
【０００９】
【作用】ボード上のメモリから、その容量を示すデータ
を受取り、レジスタとアダーとコンパレータとの組み合
わせによりメモリアクセスを示す信号を生成する。さら
にレジスタとアダーとコンパレータとにより次のバンク
アドレスメモリへの設定許可信号を生成する。この設定
許可信号を直列に接続し、増設されたメモリを順次メモ
リアクセスすることによりバンクアドレスが順次設定さ
れる。
を受取り、レジスタとアダーとコンパレータとの組み合
わせによりメモリアクセスを示す信号を生成する。さら
にレジスタとアダーとコンパレータとにより次のバンク
アドレスメモリへの設定許可信号を生成する。この設定
許可信号を直列に接続し、増設されたメモリを順次メモ
リアクセスすることによりバンクアドレスが順次設定さ
れる。
【００１０】
【実施例】次に本発明について、図面を参照して説明す
る。図１は、本発明の一実施例の増設メモリバンクアド
レス自動設定方式を説明するためのブロック図、図２
は、本実施例に係るメモリ・マップの例を示す図、図３
は、本実施例に係るメモリボードの増設方法の例を示す
図、図４は、本実施例のメモリボードのカスケード接続
例を示す図、図５は、本実施例の動作タイミング・チャ
ートである。
る。図１は、本発明の一実施例の増設メモリバンクアド
レス自動設定方式を説明するためのブロック図、図２
は、本実施例に係るメモリ・マップの例を示す図、図３
は、本実施例に係るメモリボードの増設方法の例を示す
図、図４は、本実施例のメモリボードのカスケード接続
例を示す図、図５は、本実施例の動作タイミング・チャ
ートである。
【００１１】図１において、本実施例は、Ｎｏ．１レジ
スタ１とＮｏ．１アダー２と、Ｎｏ．２アダー３と、Ｎ
ｏ．３アダー４と、Ｎｏ．１コンパレータ５と、Ｎｏ．
２コンパレータ６と、Ｎｏ．３コンパレータ７と、Ｎ
ｏ．４コンパレータ８と、ＮＡＮＤゲート９と、インバ
ータ１０と、ＡＮＤゲート１１と、ＯＲゲート１２と、
Ｎｏ．２レジスタ１３とにより構成されている。
スタ１とＮｏ．１アダー２と、Ｎｏ．２アダー３と、Ｎ
ｏ．３アダー４と、Ｎｏ．１コンパレータ５と、Ｎｏ．
２コンパレータ６と、Ｎｏ．３コンパレータ７と、Ｎ
ｏ．４コンパレータ８と、ＮＡＮＤゲート９と、インバ
ータ１０と、ＡＮＤゲート１１と、ＯＲゲート１２と、
Ｎｏ．２レジスタ１３とにより構成されている。
【００１２】Ｎｏ．１レジスタ１は、Ｎｏ．１コンパレ
ータ５及びＮｏ．１アダー２へのバンクアドレス・スタ
ート値Ｓ1 を、ＣＰＵが供給するアドレスＳ2 と他のボ
ードから供給される入力信号Ｉとから生成する。この種
のレジスタとして、ラッチ・タイプを使用する。
ータ５及びＮｏ．１アダー２へのバンクアドレス・スタ
ート値Ｓ1 を、ＣＰＵが供給するアドレスＳ2 と他のボ
ードから供給される入力信号Ｉとから生成する。この種
のレジスタとして、ラッチ・タイプを使用する。
【００１３】Ｎｏ．１アダー２は、Ｎｏ．１レジスタ１
から供給されるバンクアドレス・スタート値Ｓ1 に、ボ
ード上に実装された任意のメモリから与えられるメモリ
容量データＤ1 を加え、Ｎｏ．１コンパレータ５に対し
てメモリバンクアドレス・エンド値Ｓ2 を与えるととも
に、次のバンクアドレスのスタート値となる値をＮｏ．
２コンパレータ６に供給する。
から供給されるバンクアドレス・スタート値Ｓ1 に、ボ
ード上に実装された任意のメモリから与えられるメモリ
容量データＤ1 を加え、Ｎｏ．１コンパレータ５に対し
てメモリバンクアドレス・エンド値Ｓ2 を与えるととも
に、次のバンクアドレスのスタート値となる値をＮｏ．
２コンパレータ６に供給する。
【００１４】Ｎｏ．２アダー３、Ｎｏ．３アダー４は、
Ｎｏ．１アダー２と同様にボード上に実装された任意の
メモリから与えられるメモリ容量データＤ2 又はＤ3
を、前段のアダー２又は３から入力される値に加え、コ
ンパレータ６，７又は８にそれぞれ供給する。
Ｎｏ．１アダー２と同様にボード上に実装された任意の
メモリから与えられるメモリ容量データＤ2 又はＤ3
を、前段のアダー２又は３から入力される値に加え、コ
ンパレータ６，７又は８にそれぞれ供給する。
【００１５】Ｎｏ．１コンパレータ５は、ＣＰＵから供
給されるアドレスＳ2 のうちメモリバンクアドレスを示
す上位４ビットがＮｏ．１レジスタ１とＮｏ．１アダー
２から供給される値Ｓ1 ，Ｓ3 とで作られる条件に当て
はまるか否かを比較する。その結果条件に当てはまった
場合、ボード上のメモリが選択されたことを示すメモリ
アクセス信号Ｍ1 を生成する。
給されるアドレスＳ2 のうちメモリバンクアドレスを示
す上位４ビットがＮｏ．１レジスタ１とＮｏ．１アダー
２から供給される値Ｓ1 ，Ｓ3 とで作られる条件に当て
はまるか否かを比較する。その結果条件に当てはまった
場合、ボード上のメモリが選択されたことを示すメモリ
アクセス信号Ｍ1 を生成する。
【００１６】Ｎｏ．２コンパレータ６とＮｏ．３コンパ
レータ７とは、Ｎｏ．１コンパレータ５と同様に、アダ
ー２又は３から供給される値Ｓ3 又はＳ4 とＣＰＵが供
給するアドレスＳ2 との比較を行い、メモリアクセス信
号Ｍ2 又はＭ3 を生成する。
レータ７とは、Ｎｏ．１コンパレータ５と同様に、アダ
ー２又は３から供給される値Ｓ3 又はＳ4 とＣＰＵが供
給するアドレスＳ2 との比較を行い、メモリアクセス信
号Ｍ2 又はＭ3 を生成する。
【００１７】Ｎｏ．４コンパレータ８は、Ｎｏ．３アダ
ー４から供給される値Ｓ5 と、ＣＰＵが供給するアドレ
スＳ2 とを比較し、次のメモリボードに対する設定許可
信号となる信号ＩＩの生成データＳ6 を生成する。
ー４から供給される値Ｓ5 と、ＣＰＵが供給するアドレ
スＳ2 とを比較し、次のメモリボードに対する設定許可
信号となる信号ＩＩの生成データＳ6 を生成する。
【００１８】ＮＡＮＤゲート９は、メモリアクセスを示
すＭＲＣＯ信号Ｓ7 とＭＷＣＯ信号Ｓ8 とをＮＡＮＤ
し、ＡＮＤゲート１１に供給する。
すＭＲＣＯ信号Ｓ7 とＭＷＣＯ信号Ｓ8 とをＮＡＮＤ
し、ＡＮＤゲート１１に供給する。
【００１９】インバータ１０は、ＮＡＮＤゲート９が生
成した信号Ｓ9 を論理反転させ、Ｎｏ．２レジスタ１３
のクロック動作信号を生成する。
成した信号Ｓ9 を論理反転させ、Ｎｏ．２レジスタ１３
のクロック動作信号を生成する。
【００２０】ＡＮＤゲート１１は、Ｎｏ．４コンパレー
タ８から与えられる信号Ｓ6 とＮＡＮＤゲート９が生成
する信号Ｓ9 とＮｏ．２レジスタ１３が出力する信号Ｓ
10とをＡＮＤし、他のメモリボードに対する信号ＩＩを
生成する。
タ８から与えられる信号Ｓ6 とＮＡＮＤゲート９が生成
する信号Ｓ9 とＮｏ．２レジスタ１３が出力する信号Ｓ
10とをＡＮＤし、他のメモリボードに対する信号ＩＩを
生成する。
【００２１】Ｎｏ．２レジスタ１３は、ＡＮＤゲート１
１が生成した信号ＩＩと、自分の出力をＯＲゲート１２
でＯＲし、データとして入力する。そしてＮＡＮＤゲー
ト９とインバータ１０によって作られるタイミングによ
り信号Ｓ10を生成する。
１が生成した信号ＩＩと、自分の出力をＯＲゲート１２
でＯＲし、データとして入力する。そしてＮＡＮＤゲー
ト９とインバータ１０によって作られるタイミングによ
り信号Ｓ10を生成する。
【００２２】入力信号Ｉには、図４のメモリボードのカ
スケード接続例のように、他のボード（メモリ設定の順
番からいうと、前段のボード）の出力信号ＩＩがつなが
る。メモリボード以外のボードでは、これらの信号はス
ルーでつながれる。
スケード接続例のように、他のボード（メモリ設定の順
番からいうと、前段のボード）の出力信号ＩＩがつなが
る。メモリボード以外のボードでは、これらの信号はス
ルーでつながれる。
【００２３】図４では、Ｎｏ．１メモリボードの出力信
号ＩＩが、メモリボード以外のボードでスルーにつなが
れ、Ｎｏ．２メモリボードの入力信号Ｉとなっている。
号ＩＩが、メモリボード以外のボードでスルーにつなが
れ、Ｎｏ．２メモリボードの入力信号Ｉとなっている。
【００２４】次に、図２，図３，図４，図５を参照して
次の動作の説明をする。
次の動作の説明をする。
【００２５】図２のようなメモリ・マップのシステムに
おいて、増設メモリ分の１０００００H 〜の領域に、１
ＭＢのメモリが２つ、２ＭＢのメモリが１つ乗せられた
メモリボード１枚を増設し、バンクアドレスの設定を行
うとする。
おいて、増設メモリ分の１０００００H 〜の領域に、１
ＭＢのメモリが２つ、２ＭＢのメモリが１つ乗せられた
メモリボード１枚を増設し、バンクアドレスの設定を行
うとする。
【００２６】ここで、H は１６進数を表す。ボード上に
増設されたメモリの順番は、メモリ領域のアドレスの低
いほうから数えて最初が１ＭＢのメモリ、次が２ＭＢの
メモリ、最後が１ＭＢのメモリである。
増設されたメモリの順番は、メモリ領域のアドレスの低
いほうから数えて最初が１ＭＢのメモリ、次が２ＭＢの
メモリ、最後が１ＭＢのメモリである。
【００２７】これらのメモリ領域は、図２に示すように
アドレス２３〜２０までの値を、１つ目は０００１、２
つ目は００１０と００１１、３つ目は０１００とするこ
とにより表される。一枚目のボードの場合、入力信号Ｉ
は本体システムから与えられる。この一枚目用の信号Ｉ
の条件は増設メモリの一枚目が最初にアクセスされたと
き、アクティブ（“１”）となるようにしておく。
アドレス２３〜２０までの値を、１つ目は０００１、２
つ目は００１０と００１１、３つ目は０１００とするこ
とにより表される。一枚目のボードの場合、入力信号Ｉ
は本体システムから与えられる。この一枚目用の信号Ｉ
の条件は増設メモリの一枚目が最初にアクセスされたと
き、アクティブ（“１”）となるようにしておく。
【００２８】一枚目のボードが最初にアクセスされたと
き、図１に示すＮｏ．１レジスタ１は、ＣＰＵから与え
られたアドレスをスルーで通し、Ｎｏ．１アダー２とＮ
ｏ．１コンパレータ５とに出力する。Ｎｏ．１アダー２
では、このボード上に実装されているメモリの一つ目か
らメモリ容量のデータＤ1 を受け取って、このアドレス
に加え、Ｎｏ．１コンパレータ５に供給する。
き、図１に示すＮｏ．１レジスタ１は、ＣＰＵから与え
られたアドレスをスルーで通し、Ｎｏ．１アダー２とＮ
ｏ．１コンパレータ５とに出力する。Ｎｏ．１アダー２
では、このボード上に実装されているメモリの一つ目か
らメモリ容量のデータＤ1 を受け取って、このアドレス
に加え、Ｎｏ．１コンパレータ５に供給する。
【００２９】このときメモリ容量データは、図３のよう
にボードＢ上に実装するメモリＭとの接続コネクタＣ
に、あらかじめ割り付けておいた信号から与えられる。
メモリ容量が１ＭＢの場合は、０００１、２ＭＢの場合
は００１０、３ＭＢの場合は００１１というように、ボ
ード設計時に割り付けておく。
にボードＢ上に実装するメモリＭとの接続コネクタＣ
に、あらかじめ割り付けておいた信号から与えられる。
メモリ容量が１ＭＢの場合は、０００１、２ＭＢの場合
は００１０、３ＭＢの場合は００１１というように、ボ
ード設計時に割り付けておく。
【００３０】Ｎｏ．１コンパレータ５では、ＣＰＵから
のアドレス信号Ｓ2 が、Ｎｏ．１レジスタ１からの信号
Ｓ1 とＮｏ．１アダー２からの信号Ｓ3 との間で、以下
の条件を満たしたとき、メモリアクセス信号Ｍ1 をアク
ティブにする。
のアドレス信号Ｓ2 が、Ｎｏ．１レジスタ１からの信号
Ｓ1 とＮｏ．１アダー２からの信号Ｓ3 との間で、以下
の条件を満たしたとき、メモリアクセス信号Ｍ1 をアク
ティブにする。
【００３１】Ｓ1 ≦Ｓ3 でかつ、Ｓ1 ＞Ｓ3 のときこの
とき、ボード上の一つ目のメモリに対し、メモリアクセ
スが可能となる。
とき、ボード上の一つ目のメモリに対し、メモリアクセ
スが可能となる。
【００３２】Ｎｏ．１レジスタ１は、その最初のメモリ
アクセスが終了した段階で、それまでアクセスしていた
バンクアドレスをレジスタにラッチし、保持する。
アクセスが終了した段階で、それまでアクセスしていた
バンクアドレスをレジスタにラッチし、保持する。
【００３３】Ｎｏ．２アダー３、Ｎｏ．３アダー４は、
それぞれ前段のアダー２又は３の出力に、各メモリから
のメモリ容量データＤ2 又はＤ3 を加算し、コンパレー
タ６，７の条件入力値を出力し、保持する。
それぞれ前段のアダー２又は３の出力に、各メモリから
のメモリ容量データＤ2 又はＤ3 を加算し、コンパレー
タ６，７の条件入力値を出力し、保持する。
【００３４】このアダー２，３，４とコンパレータ５，
６，７との組合せを用いることにより、図３に示すよう
にボードＢ上に、任意のメモリ容量のメモリＭを任意の
順番で実装していくことが可能となる。
６，７との組合せを用いることにより、図３に示すよう
にボードＢ上に、任意のメモリ容量のメモリＭを任意の
順番で実装していくことが可能となる。
【００３５】Ｎｏ．４コンパレータ８は、ＣＰＵから供
給されるアドレス信号Ｓ2 と、Ｎｏ．３アダー４から供
給される信号Ｓ5 （次のメモリボードのバンクアドレス
のスタート値）とを比較し、等しい場合に出力信号Ｓ6
は１を出力する。このとき、図５の動作タイミングチャ
ートにあるように、ＭＲＣＯ信号Ｓ7 ／ＮＷＣＯ信号Ｓ
8 のどちらかがメモリアクセスの場合アクティブとなる
ので、ＮＡＮＤゲート９の出力信号Ｓ9 は１を出力す
る。
給されるアドレス信号Ｓ2 と、Ｎｏ．３アダー４から供
給される信号Ｓ5 （次のメモリボードのバンクアドレス
のスタート値）とを比較し、等しい場合に出力信号Ｓ6
は１を出力する。このとき、図５の動作タイミングチャ
ートにあるように、ＭＲＣＯ信号Ｓ7 ／ＮＷＣＯ信号Ｓ
8 のどちらかがメモリアクセスの場合アクティブとなる
ので、ＮＡＮＤゲート９の出力信号Ｓ9 は１を出力す
る。
【００３６】また、Ｎｏ．２レジスタ１３は、システム
の初期化時にＱ出力は０を、Ｑ（バー，論理反転）は１
を出力し、その後ＡＮＤゲート１１の出力と自分の出力
をＯＲしたものをデータ入力としているため、出力はそ
のまま変化しない。これら３つの信号がＡＮＤゲートで
ＡＮＤされ、信号ＩＩに１を出力する。
の初期化時にＱ出力は０を、Ｑ（バー，論理反転）は１
を出力し、その後ＡＮＤゲート１１の出力と自分の出力
をＯＲしたものをデータ入力としているため、出力はそ
のまま変化しない。これら３つの信号がＡＮＤゲートで
ＡＮＤされ、信号ＩＩに１を出力する。
【００３７】図５の動作タイミングチャートにより、Ｍ
ＲＣＯ信号Ｓ7 ／ＭＷＣＯ信号Ｓ8が立ち上がるとき、
Ｎｏ．２レジスタ１３はＯＲゲート１２から１を入力さ
れる。このため、Ｎｏ．２レジスタ１３は、これまでの
出力信号を反転して出力、保持する。このことにより、
ＡＮＤゲート１１は０に変化し、Ｎｏ．２レジスタ１３
が初期化されるまで１を出力することがなくなる。
ＲＣＯ信号Ｓ7 ／ＭＷＣＯ信号Ｓ8が立ち上がるとき、
Ｎｏ．２レジスタ１３はＯＲゲート１２から１を入力さ
れる。このため、Ｎｏ．２レジスタ１３は、これまでの
出力信号を反転して出力、保持する。このことにより、
ＡＮＤゲート１１は０に変化し、Ｎｏ．２レジスタ１３
が初期化されるまで１を出力することがなくなる。
【００３８】以上の動作により、信号ＩＩは、次のメモ
リボードが最初にアクセスされたときのみアクティブと
なり、以降アクティブ状態とはならない。
リボードが最初にアクセスされたときのみアクティブと
なり、以降アクティブ状態とはならない。
【００３９】こうして作られた信号ＩＩを、前段ボード
からの入力信号Ｉと、次段ボードへの出力信号ＩＩとし
て、図４のメモリボードのカスケード接続の例のよう
に、カスケード接続（直列接続）し、増設されたメモリ
領域の、アドレスの低い順に順次メモリアクセスを行な
うことにより、バンクアドレスを重複することなく設定
することができる。
からの入力信号Ｉと、次段ボードへの出力信号ＩＩとし
て、図４のメモリボードのカスケード接続の例のよう
に、カスケード接続（直列接続）し、増設されたメモリ
領域の、アドレスの低い順に順次メモリアクセスを行な
うことにより、バンクアドレスを重複することなく設定
することができる。
【００４０】
【発明の効果】以上説明したように本発明は、メモリア
クセスにより設定が可能なレジスタによるメモリバンク
アドレス設定回路と、増設メモリの容量判別回路とを持
ち、複数枚の同一メモリボードをカスケードに接続する
ことにより、人の手作業なしに、複数枚のメモリボード
のバンクアドレスをメモリアクセスにより自動的に設定
することが可能となり、設定のための人手が必要で無く
なり、人為的ミスを削減することができるという効果が
ある。
クセスにより設定が可能なレジスタによるメモリバンク
アドレス設定回路と、増設メモリの容量判別回路とを持
ち、複数枚の同一メモリボードをカスケードに接続する
ことにより、人の手作業なしに、複数枚のメモリボード
のバンクアドレスをメモリアクセスにより自動的に設定
することが可能となり、設定のための人手が必要で無く
なり、人為的ミスを削減することができるという効果が
ある。
【図１】本発明の一実施例に係る増設メモリバンクアド
レス自動設定方式を示すブロック図である。
レス自動設定方式を示すブロック図である。
【図２】本実施例のメモリ・マップの例を示す図であ
る。
る。
【図３】本実施例のメモリボードの増設方法例を示す図
である。
である。
【図４】本実施例のメモリボードのカスケード接続を示
す図である。
す図である。
【図５】本実施例の動作を表すタイミングチャートであ
る。
る。
１ Ｎｏ．１レジスタ ２ Ｎｏ．１アダー ３ Ｎｏ．２アダー ４ Ｎｏ．３アダー ５ Ｎｏ．１コンパレータ ６ Ｎｏ．２コンパレータ ７ Ｎｏ．３コンパレータ ８ Ｎｏ．４コンパレータ ９ ＮＡＮＤゲート １０ インバータ １１ ＡＮＤゲート １２ ＯＲゲート １３ Ｎｏ．２レジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−184559（ＪＰ，Ａ) 特開 昭57−97155（ＪＰ，Ａ) 特開 昭59−217282（ＪＰ，Ａ) 特開 平５−165710（ＪＰ，Ａ) ＥＭＳメモリボードの紹介，エレクト ロニクスライフ，日本，日本放送出版協 会，1989年12月 １日，通巻688号，ｐ. 37−51 (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/06
Claims (1)
- 【請求項１】 コンピュータシステムに使用する増設メ
モリボードのうち、そのボード上に任意のメモリをさら
に増設可能なメモリボードにおいて、 システムの初期時に初期化され、メモリボード上のメモ
リ容量を判定してメモリボードのメモリバンクアドレス
範囲を設定し、また他のメモリボードに対する設定許可
信号を出力する手段と、 前記設定手段から出力されたメモリバンクアドレス範囲
のデータとＣＰＵの供給するアドレスデータとを比較し
て、メモリアクセス時にメモリボード上のメモリが選択
されたことを示すメモリアクセス信号を出力する手段
と、 複数枚の同一メモリボードをカスケード接続するために
次のメモリボードが最初にアクセスされるときに前記設
定許可信号に基いて次のメモリボードに対するバンクア
ドレス設定許可信号を生成する手段とを有する ことを特
徴とする増設メモリバンクアドレス自動設定方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33500591A JP3308575B2 (ja) | 1991-12-18 | 1991-12-18 | 増設メモリバンクアドレス自動設定方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33500591A JP3308575B2 (ja) | 1991-12-18 | 1991-12-18 | 増設メモリバンクアドレス自動設定方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05165711A JPH05165711A (ja) | 1993-07-02 |
| JP3308575B2 true JP3308575B2 (ja) | 2002-07-29 |
Family
ID=18283677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33500591A Expired - Fee Related JP3308575B2 (ja) | 1991-12-18 | 1991-12-18 | 増設メモリバンクアドレス自動設定方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3308575B2 (ja) |
-
1991
- 1991-12-18 JP JP33500591A patent/JP3308575B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| ＥＭＳメモリボードの紹介，エレクトロニクスライフ，日本，日本放送出版協会，１９８９年１２月 １日，通巻６８８号，ｐ．３７−５１ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05165711A (ja) | 1993-07-02 |
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