JPS59107637A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS59107637A JPS59107637A JP57217202A JP21720282A JPS59107637A JP S59107637 A JPS59107637 A JP S59107637A JP 57217202 A JP57217202 A JP 57217202A JP 21720282 A JP21720282 A JP 21720282A JP S59107637 A JPS59107637 A JP S59107637A
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- JP
- Japan
- Prior art keywords
- gate
- ecl
- input
- gates
- signal
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
- H03K19/0866—Stacked emitter coupled logic
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体集積回路のうちＥＣＬゲートで構成す
る論理回路、特にマルチプレクサに関するものである。
る論理回路、特にマルチプレクサに関するものである。
２ノ・−ジ
従来例の構成とその問題点
論理回路は、半導体用ｆａｔ回路の発展により、最近捷
すます高集積化、高速化される傾向にある。
すます高集積化、高速化される傾向にある。
ＥＣＬゲートは、高速論理回路を構成する為によく用い
られているが、高速な回路構成とともに、ＥＣＬゲート
をより高集積化する為に、消費電力の少ない回路構成の
開発に対する要望が高まっている。
られているが、高速な回路構成とともに、ＥＣＬゲート
をより高集積化する為に、消費電力の少ない回路構成の
開発に対する要望が高まっている。
一般に、ＥＣＬゲートに」：り構成されるマルチプレク
サは入力信号数ｎ、および制御信号数ｍとすると次式の
関係があり、 ｎ≦♂ （１） 制御信号の組合せにＪ：ｌｌ）、ｎ個の入力信号のうち
１つを出力するものである。以下の説明には、入力信号
数ｎ＝３（それぞれＡ、Ｂ、Ｃとする）、制御信号数ｍ
−２（それぞれＸ、Ｙとする）のマルチプレクサを一例
とし、制御信号と出力信号８との関係が、第１表のごと
くなっているものについて説明する。
サは入力信号数ｎ、および制御信号数ｍとすると次式の
関係があり、 ｎ≦♂ （１） 制御信号の組合せにＪ：ｌｌ）、ｎ個の入力信号のうち
１つを出力するものである。以下の説明には、入力信号
数ｎ＝３（それぞれＡ、Ｂ、Ｃとする）、制御信号数ｍ
−２（それぞれＸ、Ｙとする）のマルチプレクサを一例
とし、制御信号と出力信号８との関係が、第１表のごと
くなっているものについて説明する。
３ ｌ 〕
第１表
第１表に示されるマルチプレクサは論理図で示すと、第
１図の様になる。第１図において１，２゜３はＡＮＤゲ
ート、４はＯＲゲートであり、出力信号６は次式で示さ
れる。
１図の様になる。第１図において１，２゜３はＡＮＤゲ
ート、４はＯＲゲートであり、出力信号６は次式で示さ
れる。
５＝ｘｅＡ＋ｘｓｙ＠Ｂ＋ｘｓｙ＋＋ｃ （２）第
１表、第１図に示したマルチプレクサを、従来のＥＣＬ
ゲートで回路構成した例を第２図に示し説明する。第２
図において−ＶＥＥ、ＢＩＡＳ１゜ＢＩＡＳ は定電
圧電源、Ｉ、、Ｉ２．Ｔ３ （Ｉｉ定定電 流源、Ｒ１−Ｒ６は抵抗、Ｔ１〜Ｔ１□ はトランジス
タである。またＴ１とＴ２．Ｔ３とＴ４．Ｔ６とＴ６．
Ｔ９とＴ１０１Ｔ１１とＴＩ２＋Ｔ１３とＴ１４１Ｔ１
５とＴ１６ はそれぞれＥＣＬゲートＥ１．Ｒ２，Ｒ３
，Ｒ４，Ｒ５゜Ｒ６ツ Ｒ７を構成して３１：す、入力
信号Ａ、Ｂ、ｃがそれぞれＥＣＬゲートＥ２ 、 ＥＳ
、 Ｒ７に入力され制御信号ｘ、ｙがそれぞれＥＣＬ
ゲートＥ１．Ｒ３に入力される。寸たＴ８とＲ４，Ｔ７
とＲ６，Ｔ１□とＲ６は、それぞれエミッタフォロアに
よるレベルシフト回路を構成する。
１表、第１図に示したマルチプレクサを、従来のＥＣＬ
ゲートで回路構成した例を第２図に示し説明する。第２
図において−ＶＥＥ、ＢＩＡＳ１゜ＢＩＡＳ は定電
圧電源、Ｉ、、Ｉ２．Ｔ３ （Ｉｉ定定電 流源、Ｒ１−Ｒ６は抵抗、Ｔ１〜Ｔ１□ はトランジス
タである。またＴ１とＴ２．Ｔ３とＴ４．Ｔ６とＴ６．
Ｔ９とＴ１０１Ｔ１１とＴＩ２＋Ｔ１３とＴ１４１Ｔ１
５とＴ１６ はそれぞれＥＣＬゲートＥ１．Ｒ２，Ｒ３
，Ｒ４，Ｒ５゜Ｒ６ツ Ｒ７を構成して３１：す、入力
信号Ａ、Ｂ、ｃがそれぞれＥＣＬゲートＥ２ 、 ＥＳ
、 Ｒ７に入力され制御信号ｘ、ｙがそれぞれＥＣＬ
ゲートＥ１．Ｒ３に入力される。寸たＴ８とＲ４，Ｔ７
とＲ６，Ｔ１□とＲ６は、それぞれエミッタフォロアに
よるレベルシフト回路を構成する。
第２図のマルチプレクサの動作を第１図と対応させて説
明すると第２図のＥＣＬゲートＥ１．Ｒ２を縦積みする
事によりｘ、Ａの論理積がとられ第１図のＡＮＤゲート
１に対応する。Ｅｌ、Ｒ３を縦積みする事にＪ：すｘ、
ｙ及びｘ、ｙの論理積をとり、レベルシフト回路を介し
て、それぞれＲ４，Ｒ６に入力することにより、Ｒ４と
Ｒ５の縦積みでＸ。
明すると第２図のＥＣＬゲートＥ１．Ｒ２を縦積みする
事によりｘ、Ａの論理積がとられ第１図のＡＮＤゲート
１に対応する。Ｅｌ、Ｒ３を縦積みする事にＪ：すｘ、
ｙ及びｘ、ｙの論理積をとり、レベルシフト回路を介し
て、それぞれＲ４，Ｒ６に入力することにより、Ｒ４と
Ｒ５の縦積みでＸ。
Ｙ 、 Ｂ 、 Ｒ６とＲ７の縦積みで” ｒ ｙ）ｃ
の論理積がとられ、それぞれ第１図のＡＮＤゲート２、
及び３に対応する。？ｆ、た、ＥＣＬゲートＥ２．Ｒ５
゜Ｒ７の出力が直接結線される事によりワイヤードＯＲ
論理がとられ、第１図のＯＲゲート４に対応し、出力Ｓ
は（噂式に示したごとく求められる、。
の論理積がとられ、それぞれ第１図のＡＮＤゲート２、
及び３に対応する。？ｆ、た、ＥＣＬゲートＥ２．Ｒ５
゜Ｒ７の出力が直接結線される事によりワイヤードＯＲ
論理がとられ、第１図のＯＲゲート４に対応し、出力Ｓ
は（噂式に示したごとく求められる、。
５・ ７゛
以上第２図に示したＥＣＬゲートにより構成される従来
のマルチプレクサの一例を説明したが、ＥＣＬゲートの
縦積みによりＡＮＤゲートを構成する時は、縦積み可能
な段数により入力数が制限される為、多入力のＡＮＤゲ
ートは複数のＡＮＤゲートに分解し々くてはならない為
、ＥＣＬゲートの定電流源も複数必要となる。第２図の
回路においては、ＥＣＬゲートの定電流源が３個及びエ
ミッタフォロア回路が３回路必要であり、消費電力が多
く、捷だ、ＥＣＬゲート４段の遅延により出力論理がと
られる為速度も遅くなる。尚、第２図ではＥＣＬゲート
の縦積み可能な段数を２段としているが、それ以外の段
数とした場合においても、制御信号の数がＥＣＬゲート
の縦積み可能な段数より多いかまたは等しい場合には、
第２図に示した回路と同様に、消費電力が多く低速の回
路構成となる。
のマルチプレクサの一例を説明したが、ＥＣＬゲートの
縦積みによりＡＮＤゲートを構成する時は、縦積み可能
な段数により入力数が制限される為、多入力のＡＮＤゲ
ートは複数のＡＮＤゲートに分解し々くてはならない為
、ＥＣＬゲートの定電流源も複数必要となる。第２図の
回路においては、ＥＣＬゲートの定電流源が３個及びエ
ミッタフォロア回路が３回路必要であり、消費電力が多
く、捷だ、ＥＣＬゲート４段の遅延により出力論理がと
られる為速度も遅くなる。尚、第２図ではＥＣＬゲート
の縦積み可能な段数を２段としているが、それ以外の段
数とした場合においても、制御信号の数がＥＣＬゲート
の縦積み可能な段数より多いかまたは等しい場合には、
第２図に示した回路と同様に、消費電力が多く低速の回
路構成となる。
高速論理回路においては、データを並列処理する事が多
く、マルチプレクサは、データのピット数だけ必要とな
る為に、消費電力の多い回路は、６１・−シ′ 半導体集積回路の集積度を制限する要因となる。
く、マルチプレクサは、データのピット数だけ必要とな
る為に、消費電力の多い回路は、６１・−シ′ 半導体集積回路の集積度を制限する要因となる。
発明の目的
本発明はこの様な従来の問題に鑑み、消費電力が少なく
、高速で目、つ素子数の少ない論理回路を提供する事を
目的とする５゜ 発明の構成 ′ 本発明ハ、マルチプレクサの制御信号の数が、ＥＣＬゲ
ートの縦積み可能な段数より多いか寸たけ等しい場合に
、ＥＣＬゲートの縦積みにより構成されるマルチプレク
サが、２人力ＥＣＬゲートを有し、この２人力ＥＣＬゲ
ートの一方にマルチプレクサの入力信号を入力し、この
２人力ＥＣＬゲートの入力端子の’ｉ１Ｙ、圧とゲート
電流を前記制御信号により制御して、前記入力信号を選
択して出力させる事により、低消費電力で高速且つ素子
数の少ない論理回路の構成を可能とするものである。
、高速で目、つ素子数の少ない論理回路を提供する事を
目的とする５゜ 発明の構成 ′ 本発明ハ、マルチプレクサの制御信号の数が、ＥＣＬゲ
ートの縦積み可能な段数より多いか寸たけ等しい場合に
、ＥＣＬゲートの縦積みにより構成されるマルチプレク
サが、２人力ＥＣＬゲートを有し、この２人力ＥＣＬゲ
ートの一方にマルチプレクサの入力信号を入力し、この
２人力ＥＣＬゲートの入力端子の’ｉ１Ｙ、圧とゲート
電流を前記制御信号により制御して、前記入力信号を選
択して出力させる事により、低消費電力で高速且つ素子
数の少ない論理回路の構成を可能とするものである。
実施例の説明
第３図は、本発明の１実施例であり、第１表、第１図に
示したマルチプレクサを本発明により回路構成したもの
である。第３図においても、第２了・、 図と同様に、ＥＣＬゲーｉ・の縦積み可能な段数を２段
としている。
示したマルチプレクサを本発明により回路構成したもの
である。第３図においても、第２了・、 図と同様に、ＥＣＬゲーｉ・の縦積み可能な段数を２段
としている。
第３図ニオイテ、−ＶＥＥ、ＢＩＡＳｌ、ＢＩＡＳ２［
第２図と同様に定電圧源を示し、Ｉ４．Ｉ、は定電流源
、Ｒ７−Ｒ９は抵抗、Ｔ１８〜Ｔ３ｏはトランジスタで
ある・またＴ１８と”１９？ Ｔ２０とＴ２１・Ｔ２２
とＴ２３１ Ｔ２４とＴ２５とＴ２６１ Ｔ２７とＴ２
８とＴ２９ はそれぞれＥＣＬゲートＥ８．Ｒ９，Ｅｌ
ｏ、Ｅｌｌ、Ｒ１２を構成しており、入力信号Ａ、Ｂ、
ＣがそれぞれＥＣＬゲートＥ９．Ｅｌｌ、Ｒ１２に入力
され、制御信号ｘ、ｙが、それぞれＥＣＬゲートＥ８．
Ｅｌ。
第２図と同様に定電圧源を示し、Ｉ４．Ｉ、は定電流源
、Ｒ７−Ｒ９は抵抗、Ｔ１８〜Ｔ３ｏはトランジスタで
ある・またＴ１８と”１９？ Ｔ２０とＴ２１・Ｔ２２
とＴ２３１ Ｔ２４とＴ２５とＴ２６１ Ｔ２７とＴ２
８とＴ２９ はそれぞれＥＣＬゲートＥ８．Ｒ９，Ｅｌ
ｏ、Ｅｌｌ、Ｒ１２を構成しており、入力信号Ａ、Ｂ、
ＣがそれぞれＥＣＬゲートＥ９．Ｅｌｌ、Ｒ１２に入力
され、制御信号ｘ、ｙが、それぞれＥＣＬゲートＥ８．
Ｅｌ。
に入力される。ここで、ＥＣＬゲート”１１１ ”１２
は本発明の主構成要素の２人力ＥＣＬゲートである。Ｄ
ｌ はダイオード、Ｔ３ｏ、Ｒ９はエミッタフォロアに
よるレベルシフト回路である。
は本発明の主構成要素の２人力ＥＣＬゲートである。Ｄ
ｌ はダイオード、Ｔ３ｏ、Ｒ９はエミッタフォロアに
よるレベルシフト回路である。
第３図に示した本発明によるマルチプレクサの回路動作
を第１図に対応させて説明する。第３図において、ＥＣ
ＬゲートＥ８．Ｒ９を縦積みする事により、第２図の従
来例と同様にｘ、Ａの論理積がとられ、第１図のＡＮＤ
ゲート１に対応する。
を第１図に対応させて説明する。第３図において、ＥＣ
ＬゲートＥ８．Ｒ９を縦積みする事により、第２図の従
来例と同様にｘ、Ａの論理積がとられ、第１図のＡＮＤ
ゲート１に対応する。
次にＥＣＬゲートＥ１１．Ｒ１２のゲート電流は、制御
信号ｙが入力されるＥＣＬゲートＥ１ｏにより制御され
、ｙがＬのときＥｌｌ に夛−ト電流が流れ、ｙがＨ
のとき”１２ にゲート電流が流れる。
信号ｙが入力されるＥＣＬゲートＥ１ｏにより制御され
、ｙがＬのときＥｌｌ に夛−ト電流が流れ、ｙがＨ
のとき”１２ にゲート電流が流れる。
また前記ＥＣＬゲートＥ１１１Ｅ１２ は２人力ＥＣ
Ｌゲートでありそれぞれの一方の入力には、それぞれ入
力信号Ｂ、Ａが入力され、他方の入力には共通に、ＥＣ
ＬゲートＥ８の逆相出力がダイオードＤ１ によりレ
ベルシフトされた信号りが入力される。すなわち、ＥＣ
ＬゲートＥ１１ にゲート電流が流れている時に前記
信ＦｊＤがＬｏｗレベルならば、トランジスタＴ２５
はオフしており、入力信号Ｂが出力される。寸だ、前
記信号りがＨｉｇｈレベルならば、トランジスタＴ２５
がオンしてゲート電流はＴ２６ を流れる為、入力
信号Ｂは出力されない。ここで前記信号りがＬｏｗレベ
ルとなるのは制御信号ＸがＨの時であり、２人力ＥＣＬ
ゲートＥ１、にゲート電流が流れるのは制御信号ｙがＬ
の時であるから、ＥＣＬゲー”’１１ においてはｘ
、ｙ、Ｂの論理積がとられ、第１図のＡＮＤ９・・−シ
゛ ゲート２に対応する。次に、ＥＣＬゲートＥ１２におい
ては、同様にｘ、ｙ、Ａの論理積がとられ第１図のＡＮ
Ｄゲート３に対応する。またＥＣＬゲートＥ９１”１１
１Ｅ１２ の出力が直接結線される事によりワイヤー
ドＯＲ論理がとられ、第１図のＯＲゲート４に対応し、
出力Ｓは（噂式に示したごとく求められる。
Ｌゲートでありそれぞれの一方の入力には、それぞれ入
力信号Ｂ、Ａが入力され、他方の入力には共通に、ＥＣ
ＬゲートＥ８の逆相出力がダイオードＤ１ によりレ
ベルシフトされた信号りが入力される。すなわち、ＥＣ
ＬゲートＥ１１ にゲート電流が流れている時に前記
信ＦｊＤがＬｏｗレベルならば、トランジスタＴ２５
はオフしており、入力信号Ｂが出力される。寸だ、前
記信号りがＨｉｇｈレベルならば、トランジスタＴ２５
がオンしてゲート電流はＴ２６ を流れる為、入力
信号Ｂは出力されない。ここで前記信号りがＬｏｗレベ
ルとなるのは制御信号ＸがＨの時であり、２人力ＥＣＬ
ゲートＥ１、にゲート電流が流れるのは制御信号ｙがＬ
の時であるから、ＥＣＬゲー”’１１ においてはｘ
、ｙ、Ｂの論理積がとられ、第１図のＡＮＤ９・・−シ
゛ ゲート２に対応する。次に、ＥＣＬゲートＥ１２におい
ては、同様にｘ、ｙ、Ａの論理積がとられ第１図のＡＮ
Ｄゲート３に対応する。またＥＣＬゲートＥ９１”１１
１Ｅ１２ の出力が直接結線される事によりワイヤー
ドＯＲ論理がとられ、第１図のＯＲゲート４に対応し、
出力Ｓは（噂式に示したごとく求められる。
以上の様に本実施例によれば、マルチプレクサの入力信
号の数が２で、ＥＣＬ縦積み可能な段数と等しい時に一
方にマルチプレクサの入力信号が入力される２人力ＥＣ
Ｌゲートの、他方の入力端子の電圧及びゲート電流を、
それぞれマルチプレクサの制御信号ｘ、ｙにより制御す
る事により、ＥＣＬゲートの定電流源が２個及び、エミ
ッタフォロア回路が１回路しか必要でなくなり第２図の
従来例にくらべ低消費電力の回路を構成できる。
号の数が２で、ＥＣＬ縦積み可能な段数と等しい時に一
方にマルチプレクサの入力信号が入力される２人力ＥＣ
Ｌゲートの、他方の入力端子の電圧及びゲート電流を、
それぞれマルチプレクサの制御信号ｘ、ｙにより制御す
る事により、ＥＣＬゲートの定電流源が２個及び、エミ
ッタフォロア回路が１回路しか必要でなくなり第２図の
従来例にくらべ低消費電力の回路を構成できる。
また、ＥＣＬゲート２段の遅延により論理がとれる為高
速な回路構成となりまた素子数も少なく構成できる。
速な回路構成となりまた素子数も少なく構成できる。
なお第３図に示した本実施例においては、フル１ｏ−−
−ジ チブレクサの制御信号の数を２．入力信号の数を３寸た
、ＥＣＬゲートの縦積み可能な段数を２と限定した回路
例を示したが、本発明は、マルチプレクサの制御信号の
数がＥＣＬゲートの縦積み可能な段数と等しいか寸たは
多い場合には、容易に適応できることは言う寸でもない
、。
−ジ チブレクサの制御信号の数を２．入力信号の数を３寸た
、ＥＣＬゲートの縦積み可能な段数を２と限定した回路
例を示したが、本発明は、マルチプレクサの制御信号の
数がＥＣＬゲートの縦積み可能な段数と等しいか寸たは
多い場合には、容易に適応できることは言う寸でもない
、。
発明の効果
以上の様に、本発明によれば、マルチプレクサを、低消
費電力で高速に、且つ素子数を少なく構成できるという
効果を得ることができる優れた論理回路を実現できる１
゜
費電力で高速に、且つ素子数を少なく構成できるという
効果を得ることができる優れた論理回路を実現できる１
゜
第１図は第１表に示したマルチプレクサの論理ゲート回
路図、第２図は第会図の論理ゲートをＥＣＬゲートで構
成した従来例の詳細回路図、第３図は本発明の実施例に
係る論理回路図である。 Ｅ８〜Ｅ１゜・・・・・・１人力ＥＣＬゲート、Ｅｌｌ
、Ｒ１２・・・・・・２人力ＥＣＬゲート、ｘ、ｙ・・
・・・・制御信号、Ａ 、Ｂ 、Ｃ・・・・・・入力信
号。
路図、第２図は第会図の論理ゲートをＥＣＬゲートで構
成した従来例の詳細回路図、第３図は本発明の実施例に
係る論理回路図である。 Ｅ８〜Ｅ１゜・・・・・・１人力ＥＣＬゲート、Ｅｌｌ
、Ｒ１２・・・・・・２人力ＥＣＬゲート、ｘ、ｙ・・
・・・・制御信号、Ａ 、Ｂ 、Ｃ・・・・・・入力信
号。
Claims (1)
- マルチプレクサの制御信号の数が、ＥＣＬゲートの縦積
み可能な段数と等しいか捷たけ多いものであって、ＥＣ
Ｌゲートの縦積みにより構成するマルチプレクサが、２
人力ＥＣＬゲートを含み、前記２人力ＥＣＬゲートの一
方入力端子にマルチプレクサの入力信号を印加し、前記
２人力ＥＣＬゲートの一方、他方入力端子に印加される
電圧の切り換えと前記２人力ＥＣＬゲートのゲート電流
の切り換えを、前記制御信号が印加されるＥＣＬゲート
の出力信号により制御して、前記入力信号を選択して出
力させる事を特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57217202A JPS59107637A (ja) | 1982-12-10 | 1982-12-10 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57217202A JPS59107637A (ja) | 1982-12-10 | 1982-12-10 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59107637A true JPS59107637A (ja) | 1984-06-21 |
Family
ID=16700459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57217202A Pending JPS59107637A (ja) | 1982-12-10 | 1982-12-10 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59107637A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6189721A (ja) * | 1984-09-28 | 1986-05-07 | シーメンス、アクチエンゲゼルシヤフト | 組合せ論理発生回路 |
| EP0613247A2 (en) * | 1993-01-08 | 1994-08-31 | DYNA LOGIC CORPORATION (a Californian Corporation) | BICMOS reprogrammable logic |
| US6002268A (en) * | 1993-01-08 | 1999-12-14 | Dynachip Corporation | FPGA with conductors segmented by active repeaters |
-
1982
- 1982-12-10 JP JP57217202A patent/JPS59107637A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6189721A (ja) * | 1984-09-28 | 1986-05-07 | シーメンス、アクチエンゲゼルシヤフト | 組合せ論理発生回路 |
| EP0613247A2 (en) * | 1993-01-08 | 1994-08-31 | DYNA LOGIC CORPORATION (a Californian Corporation) | BICMOS reprogrammable logic |
| US5668495A (en) * | 1993-01-08 | 1997-09-16 | Dynachip Corporation | BiCMOS reprogrammable logic |
| US6002268A (en) * | 1993-01-08 | 1999-12-14 | Dynachip Corporation | FPGA with conductors segmented by active repeaters |
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