JPS6189721A - 組合せ論理発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕　　。

本発明は、マルチプレクサおよびインバータを有し、入
力変数の１つの組合せにより定義される各入力状態にお
いて少なくとも１つの出力変数により定義される１つの
一義的な出力状態を有する組合せ論理発生回路に関する
。

〔従来の技術〕

組合せ論理を発生するための回路はディジタル技術の基
本回路に属し、公知の技術で２段のオアーアンドまたは
フンドーオアゲート装置により、またはマルチプレクサ
およびイ、／バータにより実現され得る。この回路の設
計上の基本的必要条件は、是認できる時間消費において
回路要素を最小で間に合わせることである。通常、その
つどの問題を解決するため、すべての変数の論理積もし
くは論理和が利用される。その際、目標関数内で１つの
論理Ｈレベルを生じさせる論理積もしくは目標関数内で
１つの論理Ｉ、レヘルを有する論理和が利用される。

回路費用を最小化するための可能性を、カー、シュタイ
ンブーツ（Ｋ、５ｔｅｉｎｂｕｃｈ）およびヘー、ルソ
プレヒト（Ｗ、Ｒｕｐｐｒｅｃｈｔ）著“通信工学（Ｎ
ａＣｈｒｉｃｈｔｅｎｔｅｃｈｎｉｋ）　”、第２版、
１９７３年、シュプリンガー、フェアラーク（Ｓｐｒｉ
ｎｇｅｒ−Ｖｅｒｌａｇ）、ヘルリン、ハイデルベルグ
、ニューヨーク、に記載されているプール代数、Ｍ　ｃ
　ＣＩｕｓｋｅｙ法またはカルノー図が提供する。現在
のテクノロジーで特別なハードウェア実現を有するマル
チプレクサ回路は通常、たとえば“ＴｈｅＲａｄｉｏ　
　ａｎｄ　　ＥｌｅｃｔｒｏｎｉｃＥｎｇｉｎｅｅｒ″
、第５０巻（１９８０）、第７号、第３６３〜３６６頁
のニー、ビー、エトケア（Ａ、Ｂ、Ｅｔｋａｒｅ）およ
びディー、ピー、ミタル（Ｄ、Ｐ、Ｍｉ　ｔ　ａ　１）
の論文”？）Ｌｔチプレクサを用いる論理設計のための
簡単なアルゴリズム（Ｓｉｍｐｌｅ　　Ａｌｇｏｒｉｔ
ｈｍ　　ｆｏｒ　　Ｌｏｇｉｃ、Ｄｅｓｉｇｎ　　ｕｓ
ｉｎｇＭｕｌｔｉｐｌｅｘｅｒ５）　　”による計算ア
ルゴリズムにより最小化される。

回路費用を最小化するための公知の方法はめんどうで、
時間を消費し、もしくは特定の数の入力変数に制限され
ている。プール代数はシステムなしの純粋にフォーマル
な方法を利用し、Ｍ　ｃ　ＣＩｕｓｋｅｙ法は確かに図
式的であるがめんどうである。カルノー図は５つまでの
入力変数しか容易に取り扱えず、またマルチプレクサ回
路において最も望ましい制御変数を求めるためには計算
時間もしくは手で解く際の多くの時間費用を必要とする
。

〔発明が解決しようとする問題点〕

本発明の目的は、組合せ論理を発生するためのマルチプ
レクサ回路であって、その設計のための時間費用が最小
であり、また回路要素を最小で間に合わせることができ
る回路を提供することである。

〔問題点を解決するための手段〕

この目的は、本発明によれば、特許請求の範囲第１項に
記載の回路により達成される。

本発明の好ましい実施態様は特許請求の範囲第２項ない
し第９項に示されている。

〔実施例〕

以下、３つの図面に示されている実施例により本発明を
一層詳細に説明する。同一の要素には同一の参照符号が
付されている。

本発明は、それぞれ最下位の位を有する入力変数の組合
せにより論理組合せを有する等大のブロックを発生する
という思想に基づいている。これらのブロックの１つの
組合せから可能な出力状態が生ずる。ブロックはマルチ
プレクサ回路のデータ入力端に与えられ、またブロック
の論理組合せに対応付けられている入力変数の組合せの
際にマルチプレクサ回路の出力端に通される。その際、
それぞれ正しいブロックの選択は、マルチプレクサ回路
のアドレス入力端を占めるより上位の位の入力変数によ
り確定される。

必要とされる回路要素の最小化の際のわずかな時間消費
とならんで、入力変数により確定される出力状態を示す
目標関数の変更が容易に可能であることが本発明による
回路のもう１つの利点である。必要な場合には、マルチ
プレクサ回路のデータ入力端に与えられているブロック
を交換するだけでよい。本発明による回路の他の利点は
、８つまでの入力変数が計算機なしに非常に容易に取り
扱われ得ること、またスイッチング時間が出力変数の関
数に無関係になることである。このようなマルチプレク
サ回路の有利な使用可能性は特にＥＣＬ技術のゲートア
レーを提供する。

デュアル２値論理での応用には、１つのアドレス入力端
および２つのデータ入力端もしくは２つのアドレス入力
端および４つのデータ入力端を各１つの出力端において
有する標準的なマルチプレクサが利用される。アドレス
入力端に与えられている制御変数の論理状態は、データ
入力端に与えられている変数のどれが出力端に通される
かを決定する。たとえばアドレス変数００．０１．１０
．２７はこの順序でそれらに対応付けられているデータ
入力＃ＡＯ２７，２，３を駆動する。ファンアウトは１
０までであり、一層高い出力負荷ではバッファ増幅器が
必要である。マルチプレクサに使用される特別なハード
ウェア実現に基づいて出力変数はｉｌ常反転されて利用
される。さもなければ、入力変数と同様にインバータが
必要である。

本発明によれば、それぞれ最下位の位を有する入力変数
のみが、ビットのバリエーションから生ずる１６種類の
組合せを有する４ビットの大きさのブロックを発生する
役割をする。一層大きなブ０ツク、たとえば８ビットを
有するブロックの発生は確かに可能ではあるが、その場
合に生ずる２５６種類の組合せは非実際的である。第１
表に示す４ビット・ブロックＡＯ−Ａ１５の組合せは最
下位ＥｏおよびＥ、の２つの入力変数により発生され得
る。

ブロックＡ１を示す添字ｉは２進数コードで対応付けら
れているブロックのビット組合せの１０進数コードに相
当する。ブロックＡ１５ないしＡ８はこの順序でブロッ
クＡｎないしＡ７を反転したものである。ブロックＡｏ
は論理Ｌレベルであり、またブロックＡ３およびＡ　５
　１、ま入力変数Ｅ１およびＥｏの反転である。論理り
またはＨレベルならびに入力変数ＥｏおよびＥｌは、本
発明比よる回路で必然的に得られるので、別個に発生さ
れる必要はない。各ビット列が反転された形態でも得ら
れる、または反転により発生されたと仮定すると、マル
チプレクサにより発生されなければならないのは５ブロ
ツクである。

第１図には、入力変数Ｂ、が制御変数であるという仮定
のちとに付属の回路部分が部分図ａないしｂで示されて
いる。データ入力＃７Ａｏおよび１に対しては論理りま
たはＨレベルおよび入力変数ＥＯが与えられている。第
１図ａはブロックＡ１に相当し、アドレス入力端Ｇまた
は入力変数Ｅ１の論理Ｌレベルでは反転された入力変数
芭６が、またアドレス入力端Ｇの論理Ｈレベルでは論理
Ｌレベルが出力端に通される。同様に第１図すによる回
路ばブロックＡ２を、第１図Ｃによる回路はブロックＡ
４を、第１図ｄによる回路はブロックＡ６を、また第１
図ｅによる回路はブロックＡ７を発生する。

ブロックは、入力変数Ｅ１ではなく入力変数Ｅ。がアド
レス入力端Ｇに与えられる場合にも同様に良好に発生さ
れ得る。ブロックＡ、はこの場合にはマルチプレクサの
データ入力＃Ａ５における反転された入力変数Ｒ１およ
びデータ入力端１における論理Ｌレベルにより発生し得
る。ブロックＡＯないしＡｌ１のすべての１６種類の組
合せの実現はこうしてそれぞれ２つのデータ入力端およ
び１つの出力端ならびに出力の反転を有する５つのマル
チプレクサにより可能である。以下の説明では、ブロッ
クＡｏないしＡｌ１が発生されており、またデータ入力
端に得られるものと仮定する。　“本発明による回路の
第１の実施例では、４つの入力変数８口ないしＥ３の可
能な組合せにより定義される入力状態がそれぞれ１つの
出力変数により表される２つの出力状態に通ずるものと
する。

出力状態は目標関数８１およびＳ２により予め与えられ
ている。課題は２つの出力変数を有するそれぞれ１つの
出力状態の発生としても解釈され得る。入力変数にはそ
れらの添字により示されている位が与えられており、た
とえば入力変数Ｅ。は２０の位を、人力変数Ｅ１は２１
の位を有する（以下同様）。第２表には、入力変数の組
合せに対応付けられている出力状態が示されている。

本発明によれば、出力変数の連続する出力状態が４ヒツ
ト・ブロックに分割される。すなわち１０進の入力状態
０ないし３に対応付けられている目標関数８１の出力状
態はブロックＡＩ３に相当し、また目標関数８２の出力
状態はブロックＡ１゜に相当する。同様に、対応表に示
されているように、残りの入力状態に対応付けられてい
る出力状態により進められる。

入力変数Ｅ。およびＩＥ　、は既にブロックＡ口ないし
Ａ１５の発生のために利用された。４つのデータ入力端
を有する１つのマルチプレクサのアドレス入力端に与え
られる入力変数Ｅ２およびＥ３は残されている。マルチ
プレクサのデータ入力端には、入力変数Ｅ２およびＥ３
による相応の制御の際に目標関数８１およびＳ２を生ず
る上記の対応表に示されているブロックＡＩが与えられ
ている。それぞれ４つのブロックにより定義される２つ
の目標関数に対してそれぞれ４つのデータ入力端および
１つの出力端を有する２つのマルチプレクサが必要であ
る。（＝Ｉ属の本発明による回路は第２図に示されてい
る。

アドレス人力ｍＡＯないしＡ１の４つの可能な状態の各
々において、マルチプレクサ上および叢のそれらに対応
付けられているデータ入力端Ｏないし３に与えられてい
る１つの完全なブロックが出力端に通されなげればなら
ない。特別なデコーダは必要ではないが、入力変数Ｅ２
およびＥ３のデコーディングは単に、それらが２０およ
び２１の位を有するアドレス入力端ＡＯおよびＡＩを駆
動することにより行われる。従って、たとえば入力変数
８２Ｅ３の状態００ではマルチプレクサ上および叢のそ
れらに対応付けられているデータ入力端０におけるブロ
ックＡＩ３およびＡＩＯが出力端に通され得る。アドレ
ス入力端ＡＯおよびＡＩまたは入力変数Ｅ２およびＥ３
の昇順方向に行われるマルチプレクサ上および１のデー
タ入力端０ないし３の駆動は次いでマルチプレクサ上に
おいて目標関数８１を、またマルチプレクサ１において
目標関数８２を生ずる。

論理積または論理和の考慮のもとに公知の技術によるこ
れらの目標関数８１およびＳ２の可能な実現と比較する
と、第２図に示されている本発明による回路はより少数
またはたかだか同数の構成要素または場所を必要とする
。目標関数の変化は、マルチプレクサのデータ入力端に
与えられているブロックが新たに入れ換えられることに
より簡単な仕方で行われる。

本発明による回路の利点は通常６つの入力変数を有する
第２の実施例について示されているように、４つよりも
多い入力変数において初めて効果を生ずる。第２の実施
例では、マルチプレクサを駆動するための１つの特別な
デコーダが必要である。この場合に発生すべき、１つの
出力変数により定義される目標関数Ｓは、第３表の対応
表のなかで、入力および出力状態に対して同じく４ビッ
トの大きさのブロックに分割される。

１畷り表 ２’＝６４の入力状筋、従ってまた６４の出力状態に各
４ビットを有する１６のブロックが相当する。いまの例
では、入力変数ＥＯおよびＥｌにより定義されている１
６の可能なブロックから７つの相異なるブロックが生ず
る。これらのブロックのスイッチング挙動は入力変数Ｅ
２ないしＢ５を決定する。最大２つの入力変数が１つの
マルチプレクサをアドレス指定し得るので、いまの場合
には１つのデコーダが必要である。

デコーダを構成するためには、区別可能なブロックが昇
順でデュアルにコード化される。

７つの区別可能なブロックＡ、に、２０ないし２２の位
を有するコード変数８口ないしＢ２が対応付けられてい
る。コード変数ＢｏないしＢ２により定義される各コー
ド語は、入力変数Ｂ、およびＥ、により定義される４つ
の出力状態を保証する。最高の場合εこ生ずる１６の区
別可能なブロックＡＩに対して最大４つのコード変数Ｂ
１が必要である。それによってデコーダは第１の実施例
で論じた場合と同様に論じられ、また１段に構成され得
る。

６つよりも多い入力変数の場合には、２１よりも大きい
位を有する入力変数はより多くの段にデコードされる。

最終のマルチプレクサ段は、コード化された変数により
、Ｅｏおよび已により発生されたブロックを出力端に通
す。

いまの実施例では、入力変数Ｅ２ないしＢ５にコード化
された出力変数によりコード変数８口ないしＢ２に等し
く定義される出力状態が対応付けられている。その際、
各コード変数Ｂｌは実現すべき目標変数として解釈され
得る。第１の実施例に相応してデコーダに対する入力変
数Ｅ２およびＢ３は、各４ビットを有するブロックを発
生する課題を引き受ける。これらのブロックは、入力変
数Ｅ４およびＢ５によりアドレス指定されるデコーダの
マルチプレクサのデータ入力端に接続されている。この
デコーダは実施例では３つの出力端を有し、これらの出
力端はそれぞれ１つのコード変数Ｂ、に対応付けられて
おり、また後続のマルチプレクサを駆動し、そのデータ
入力端には入力変数ＥｏおよびＥｌにより発生されるブ
ロックが与えられている。発生すべき目標関数Ｓをも入
力変数Ｅ。およびＥｌにより発生されるブロックの形態
で含んでいる第５表の対応付けが生ずる。

以下余白 深ｉ巳曳 デコーダのコード変数またはコード化された出力変数Ｂ
２はこの場合ブロックＡ’ｏ、Ａ’＋１、Ａ′５および
Ａ′２により示され得る。右肩の′印は、これらのブロ
ックが、入力変数Ｅ。およびＥｌにより発生されたブロ
ックと同一のビット列を有するけれども、この場合には
入力変数Ｅ２およびＢ３により発生されることを示して
いる。いま両入力変数Ｅ斗およびＢ５はマルチプレクサ
に対するアドレス入力として利用され得る。なぜならば
、最大１６種類のブロックＡ’ｔＬか生じないからであ
る。この場合には１２ブロツクが利用される。

第２の実施例に属するデコーダは本発明による第１の実
施例と同様に構成され得る。しかし、第３図に示されて
いる本発明による回路では、ブロックＡＩ　、に対する
対応表から直接に生ずる他の手段が選択される。そのた
めに入力変数Ｅ４が、各２つのデータ入力端０および１
を有する５つのマルチプレクサＨないしＨのアドレス入
力端を制御する。ブロックＡ′斗およびＡｌ１は入力変
数Ｅ斗を２回この順序で等しく対応付けられているので
、Ｂ４により駆動される５つのマルチプレクサのみで十
分である。

ブロックＡ′１は、コード変数Ｂ、の最上位で始まって
入力変数Ｅ４およびＢ５に関して昇順に、マルチプレク
サｌ魁ないし■のデータ入力端０および１に与えられる
。入力変数Ｅ５の各論理状態にそれぞれ２つのブロック
が対応付けられているので、Ｅ斗により制御されるマル
チプレクサの出力端は同時に、Ｂ５により制御される後
続のマルチプレクサ２５ないしＨのデータ入力端０およ
び１である。例外は、Ｂ４により制御されるブロックＡ
′斗およびＡ＋　５である。これらは一方ではコード変
数Ｂｏの発生のためにＢ５のＬレベルに、他方ではコー
ド変数Ｂ１の発生のためにＢ５のＨレベルに対応付けら
れている。デコーダの出力端にはコード変数Ｂ。、Ｂ１
およびＢ２が得られる。

入力変数８口ないしＢ５に対応付けられている７つの相
異なるブロックＡ、に対しては回路の最終のマルチプレ
クサ段のなかに、各４つのデータ入力端０ないし３を有
する２つのマルチプレクサ■および１土が必要である。

これらのマルチプレクサに対すアドレス入力端ＡＯおよ
びＡ１には最下位のコード変数、すなわちＢ。およびＢ
１、が与えられる。これらのコード変数によりマルチプ
レクサ上■および土工の出力端に通されるプロツクの間
の選択を、２つのデータ入力端０および１を有しコード
変数８２により制御される最終のマルチプレクサ段の１
つのマルチプレクサ１２が形成する。このマルチプレク
サの出力端に６つの入力変数Ｅ。ないしＢ５に対する所
望の目標関数が得られる。

入力変数ＥｏおよびＥｌにより制御される８つよりも多
いブロックを有する回路の場合も同様である。なぜなら
ば、相異なる位の４つのコード変数Ｂ、がアドレス入力
としての役割をするからである。６つよりも多い入力変
数Ｂ、では、デコーダの設計がステップ状に、２ｎ−１
および２ｎの位を有する入力変数がマルチプレクサに対
するアドレス入力として残っている限り繰り返される。

【図面の簡単な説明】

第１図はそれぞれ最下位の位を有する入力変数から発生
すべき論理組合せを有する等大のブロックの実施例を示
す図、第２図は４つの入力変数を有する本発明による回
路の実施例を示す図、第３図は６つの入力変数を有する
本発明による回路の実施例を示す図である。 １〜２７・・・マルチプレクサ段、Ａｌ、Ａ’、・・・
ブロック、Ｅ（ｏ−Ｂ２・・・出力状態、Ｅｌ・・・入
力変数、ｓ、ｓ、、ｓ２・・・出力状態。 １Ｇ　３ 益 但

Claims (1)

1. 【特許請求の範囲】 １）マルチプレクサおよびインバータを有し、入力変数
   の１つの組合せにより定義される各入力状態において少
   なくとも１つの出力変数により定義される１つの一義的
   な出力状態を有する組合せ論理発生回路において、それ
   ぞれ最下位の位（Ｅ＿０、Ｅ＿１；Ｅ＿２、Ｅ＿３）を
   有する入力変数（Ｅ＿１）がそれよりも上位の位（Ｅ＿
   ２、Ｅ＿３；Ｅ＿４、Ｅ＿５）の入力変数によりスイッ
   チング挙動を定められる論理組合せを有する等大のブロ
   ック（Ａ＿ｉ；Ａ′＿ｉ）を発生する役割をすることを
   特徴とする組合せ論理発生回路。 ２）デュアル２値論理で実行されることを特徴とする特
   許請求の範囲第１項記載の回路。 ３）ブロック（Ａ＿ｉ；Ａ′＿ｉ）が各４ビットを有す
   る組合せから形成されることを特徴とする特許請求の範
   囲第１項または第２項記載の回路。 ４）ブロック（Ａ＿ｉ；Ａ′＿ｉ）のビット組合せがそ
   れぞれ最下位の位（Ｅ＿０、Ｅ＿１；Ｅ＿２、Ｅ＿３）
   の入力変数ならびに１つの論理ＬおよびＨレベルにより
   、マルチプレクサのアドレス入力端（Ｇ）に与えられて
   いる入力変数（Ｅ＿１）が対応付けられているデータ入
   力端（０、１）に与えられている他の入力変数（Ｅ＿０
   ）および（または）ＬまたはＨレベルのスイッチング挙
   動を制御することによって定義されることを特徴とする
   特許請求の範囲第１項ないし第３項のいずれか１項に記
   載の回路。 ５）より上位（Ｅ＿２、Ｅ＿３；Ｅ＿４、Ｅ＿５）の入
   力変数がマルチプレクサ（￥１￥、￥２￥；￥２０￥な
   いし￥２７￥）のアドレス入力端（Ａ０、Ａ１、Ｇ）を
   制御することを特徴とする特許請求の範囲第１項ないし
   第４項のいずれか１項に記載の回路。 ６）より上位（Ｅ＿２、Ｅ＿３；Ｅ＿４、Ｅ＿５）の入
   力変数により制御されるマルチプレクサ（￥１￥、￥２
   ￥；￥２０￥ないし￥２７￥）のデータ入力端（０、１
   、２、３；０、１）に、可能な入力状態に対応付けられ
   ている出力状態（Ｓ＿１、Ｓ＿２；Ｂ＿２、Ｂ＿１、Ｂ
   ＿０）を形成し得る組合せのブロック（Ａ＿ｉ；Ａ′＿
   ｉ）が与えられていることを特徴とする特許請求の範囲
   第１項ないし第５項のいずれか１項に記載の回路。 ７）２＾２および２＾３の位（Ｅ＿２、Ｅ＿３）を有す
   る入力変数により制御されるマルチプレクサ（￥１￥、
   ￥２￥）のデータ入力端（０、１、２、３）に、入力変
   数（Ｅ＿０ないしＥ＿３）により定義される入力状態に
   対する出力状態（Ｓ＿１、Ｓ＿２）を示す組合せの４ビ
   ット組合せを有するブロックが与えられていることを特
   徴とする特許請求の範囲第１項ないし第６項のいずれか
   １項に記載の回路。 ８）２＾３より上位の位（Ｅ＿３ないしＥ＿５）を有す
   る入力変数では、各４つの相続く入力状態に対応付けら
   れており出力状態を生ずるブロック（Ａ＿ｉ）を選択す
   るため、２＾１より上位の位（Ｅ＿２ないしＥ＿５）を
   有する入力変数が段階的にデコードされることを特徴と
   する特許請求の範囲第１項ないし第６項のいずれか１項
   に記載の回路。 ９）最終マルチプレクサ段（￥１０￥ないし￥１２￥）
   のデータ入力端（０、１、２、３）に、２＾０および２
   ＾１の位（Ｅ＿０、Ｅ＿１）の入力変数により発生され
   たブロック（Ａ＿ｉ）が与えられており、その組合せか
   ら回路の出力状態（Ｓ）が形成され、またこの段のアド
   レス入力端（Ａ０、Ａ１、Ｇ）に最終から２番目のマル
   チプレクサ段（￥２０￥ないし￥２７￥）のコード化さ
   れた出力変数（Ｂ＿２、Ｂ＿１、Ｂ＿０）が与えられて
   おり、これらの出力変数は２＾０および２＾１の位（Ｅ
   ＿０、Ｅ＿１）により制御されるブロックの昇順に行わ
   れるデュアルなコーディングにより定義されており、ま
   た最終段のマルチプレクサ（￥１０￥ないし￥１２￥）
   を回路のそれぞれ４つの連続する出力状態を決定するブ
   ロック（Ａ＿ｉ）の選択のために制御し、その際に最終
   から２番目のマルチプレクサ段（￥２０￥ないし￥２７
   ￥）の出力変数（Ｂ＿ｉ）の最上位の４つの位はそれぞ
   れ同じく４ビットの大きさのブロック（Ａ′＿ｉ）にま
   とめられており、これらのブロックは最終から２番目の
   マルチプレクサ段（￥２０￥ないし￥２７￥）のデータ
   入力端（０、１）に与えられており、また２＾０および
   ２＾１の位（Ｅ＿０、Ｅ＿１）を有する入力変数により
   発生されるブロック（Ａ＿ｉ）に相応していまや２＾２
   および２＾３の位（Ｅ＿２、Ｅ＿３）の入力変数により
   発生され、また最大４つの位を有するコード化された出
   力変数（Ｂ＿２、Ｂ＿１、Ｂ＿０）の発生のために、最
   終から２番目のマルチプレクサ段（￥２０￥ないし￥２
   ７￥）のアドレス入力端（Ｇ）が、最終から２番目のマ
   ルチプレクサ段（￥２０￥ないし￥２７￥）の出力変数
   （Ｂ＿２、Ｂ＿１、Ｂ＿０）のコード化に相応して発生
   される最終から３番目のマルチプレクサ段の同じくコー
   ド化された出力変数により制御されることによって、出
   力端に通され、また段階的にマルチプレクサ（￥２０￥
   ないし￥２７￥）のアドレス入力端（Ｇ）に対する２＾
   ｎ＾−＾１および２＾ｎの位（Ｅ＿４、Ｅ＿５）の入力
   変数が残っているまで進行することを特徴とする特許請
   求の範囲第８項記載の回路。