JPS59108372A - 半導体光検出装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は半導体光検出装置およびその製造方法に関する
。さらに詳しくは、本発明は単一もしくはアレイ状に配
列された複数の静電誘尋トランジスタ（以下ｒｓＩＴＪ
と略称する）からなる半導体光検出装置およびその製造
方法に関する。

従来技術と問題点 最近、光検出とスイッチング機能を併有する単一のＳＩ
Ｔでピクセルを構成した半導体撮像装置が本発明者によ
って発明され、特願昭５６−２０４６５６号（昭和５６
年１２月１７日出願）、特願昭５７−１５７６９３号（
昭和５７年９月９日出願）等に開示されている。この半
導体撮像装置を構成するｓｒｒは、第１図に示すように
、ｎ生型Ｓｉ基板１上のｎ−型エピタキシャル層２に形
成されたｎ中型ドレイン領域５、Ｐ＋型制御ゲート領域
４およびＰ生型遮蔽ゲート領域５を備えている。Ｐ生型
遮蔽ゲート領域５は−ｎ＋型ドレイン領域３およびＰ＋
型制御ゲート領域４を囲うように形成されておシ、空乏
層により隣接するｓｒｒビクセルを分離するという機能
を有している。ｎ生型基板１は全ビクセルに共通のソー
ス領域を形成している。ｎ＋型ドレイン領域３にはドレ
イン電極８が接続され、ソース領域１にはソース電極１
０が接続され、さらに制御ゲート領域４にはゲート絶縁
層７によって形成されるゲートコンデンサを介して制御
ゲート電極９が接続されている。

上記ＳＩＴビクセルは、第２図に示すように、等測的に
電極８．９および１０の内部に縦型５ＩＴ２０とゲート
コンデンサ２１が形成された構造となっている。ソース
電極１０は接地され、制御ゲート電極９は読み出しパル
スφＧを受け、ドレイン電極８はビデオライン選択パル
スφＢによって導通するスイッチ２２を介してバイアス
回路２６と読み出し端子２４に接続される。

バイアス供給状態でｓｒｒビクセルに光が照射されると
、制御ゲート領域４の近傍で′電子・正孔の対生成が行
々われ、一方の電子はソース電極１０に流入し消滅する
が、他方の正孔はゲートコンデンサ２１　を介して直流
的に７０−ティング状態とされた制御ゲート領域４内に
蓄積される。この蓄積状態においてもＳＩＴは遮断され
ているが、正のゲートパルスφＧがゲートコンデンサ２
１を介して印加されると、真のゲートの障壁電位が低め
られて５ＩＴ２０に電流が流れるが、この場合の電流値
は制御ゲート領域４内に蓄積された正孔の量、す（７） なわちこのＳＩＴビクセルの受光量に依存する。この電
流値が端子２４からビデオ信号として読み出される。先
に述べたように、上述のＳＩＴ構造においてｐ＋　ｇ蔽
ゲート領域５は隣接するｓｒ、ｒピクセル相互間を静電
的に分離する機能を果たす。なお、ｎ十領域６をソース
領域とし、九十領域１をドレイン領域としてもよいこと
は勿論である。

以上説明した構造のＳＩＴが遮蔽ゲート領、域を共通と
して多数アレイ状に配列された撮像装置は、単一のｓｒ
ｒによって光検出と読み出しのだめのスイッチングを行
なう構成であるから、光検出用のダイオードとスイッチ
用のＭＯＳトランジスタを備えた従来の撮像装置に比べ
て製造プロセスが簡易になシ、また集積度を大幅に高め
ることができるという利点を有している。この多数のｓ
ｒｒが遮蔽ゲート領域を共通としてアレイ状に配列され
た撮像装置は光検出感度が極めて高く、このためＭＯ５
特有のスイッチ雑音が伴なわないという利点も有してい
る。なお、上記特願昭５６−２０４６５６号および特願
昭５７−１５７６９３号に開示されている撮像装置は（
８） 上記ＳＩＴが遮蔽ゲート領域を共通としてマトリックス
状に配列されたものであるが、複数のｓｒｒが遮蔽ゲー
トを共通として一次元的（ライン状）に配列されて撮像
装置が構成されてもよいことは言うまでもない。勿論、
単一のＳＩＴは光電変換装置として利用することができ
る。従って、本明細書でいう「光検出装置］とは、複数
のＳＩＴが遮蔽ゲート領域を共通としてマトリックス状
あるいはライン状に配列されて構成された撮像装置と、
単一のＳＩＴによって構成された光電変換装置の両方を
含めて意味するものである。

光検出とスイッチング機能を併有する上記ＳＩＴからな
兄光検出装置は、従来のＭＯ５型光検出装置にとって代
わるものとして大きな期待が寄せられている。

先に述べたように、上記多数のＳＩＴがアレイ状に配列
された撮像装置において各ＳＩＴピクセルはＰ串型遮蔽
ゲート領域５によって分離されているが、この分離が不
充分である場合にはＳＩＴのチャンネル領域に生じたフ
ォトキャリアーの一部が隣接するＳＩＴビクセルに流れ
込んでしまう。すなわち、隣接する各ＳＩＴビクセルは
互に干渉し合い、その結果画像の鮮明度が低下する等の
整置が生じる。また、Ｐ串型遮蔽ゲート領域５による各
ＳＩＴビクセルの分離が不充分である場合には、Ｐ串型
制御ゲート領域４が強い光を受けその領域に過剰のフォ
トキャリアーが生じた時にプルーミング現象が生じ易い
。ＳＩＴビクセル間の充分な分離はＰ＋型逅蔽ゲート領
域５の幅を充分広くとることによって達成することがで
きるが、この場合集積度が低下する等の問題が生じる。

また、上記特願昭５７−１５７６９５号に開示されてい
るように、ｎ生型ドレイン領域６をＰ小型遮蔽ゲート領
域５側に寄せることによってＳＩＴの光感度を高めるこ
とができる。Ｐ串型遮蔽ゲート領域５とｎ中型ドレイン
領域３とは電気的に孤立状態にあるのが望ましいが、上
述のようにｎ中型ドレイン領域３をＰ串型遮蔽ゲート領
域５に近接させてＳＩＴの光感度を高めようとする場合
には両領域のアイソレーションの程度が低下し、両領域
間に比較的大きな接合容量が生じる。また、九十型ドレ
イン領域６を相当程度Ｐ十型辿蔽ゲート領域５に接近さ
せようとすると製造プロセスにおけるミスアラインメン
ト等によって両領域が実際にあるいは実質的に短絡して
しまう恐れがある。

先に説明した第１図に示されるよりなＳＩＴ　構造を有
する光検出装置は、Ｐ十型避蔽ゲート領域５による各Ｓ
ＩＴビクセルの分離の点で不充グてあシ、また特に光感
度を高めるためにｎ生型ドレイン領域６をＰ十型辿蔽ゲ
ート領域５側に寄せた場合に両領域のアイソレーション
の程度が低いものであ。

す、これら欠点の改良がｉすれている。

発明の目的 本発明は上述のような状況に−みてなされたものであり
、その目的は遮蔽ゲート領域が充分なビクセル分離機能
を有しており、従って各ＳＩＴピクセル間の相互干渉や
ブルーミング現象の生じにくい構造のＳＩＴ光検出装置
を提供することにある。

本発明の別の目的は、遮蔽ゲート領域とドレイン（ソー
槓）領域のアイソレーションの程度が高（１１） く、従って両領域間の接合容量が小さく、また製造の際
のミスアラインメント叫によって両領域間の短絡が生じ
にくい構造のＳＩＴ光検出装置を提供することにある。

本発明のさらに別の目的は、上記のような好ましい構造
を有するＳＩＴ光検出装置を製造するのに適した製造方
法を提供することにある。

発明の構成 上記目的を達成する本発明のＳＩＴ光検出装置は、遮蔽
ゲート領域がドレインまたはソース領域に比べてシリコ
ンウェーハの深い位置に形成されているという特徴を有
するものである。すなわち、本発明の光検出装置はシリ
コンウェーハの第１の主面に形成された制御ゲート領域
、この制御ゲート領域を囲むように上記第１の主面に形
成された遮蔽ゲート領域、上記制御ゲート領域と上記遮
蔽ゲート領域の間の上記第１の主面に形成された少なく
とも１つの第１の主電極領域、およびこの第１の主電極
領域に対向して上記シリコンウェーハの第２の主面に形
成された第２の主電極領域を備え（１２） た縦型ＳＩＴからなる光検出装置において、上記遮蔽ゲ
ート領域が上記第１の主電極領域に比べて上記シリコン
ウェーハ内の深い位置に形成されていることを特徴とす
る。

また、上記目的を達成する本発明の第１のＳＩＴ光検出
装置の製造方法は、遮蔽ゲート領域を一旦その上面がシ
リコンウェーハ・の表面と同一レベルとなるように形成
し、しかる後該趣蔽ゲート領域の上部を選択酸化して酸
化膜を形成し、これによって残存する遮蔽ゲート領域の
位置が、その上面がシリコンウェーハの表面と同一レベ
ルとなるように形成されたドレインまたはソース領域に
比べてシリコンウェーハ内の深い論断にあるようにする
という特徴を有するものである。

同様に上記目的を達成する本発明の第２のＳＩＴ光検出
装置の製造方法は、エツチングによシリコンウェーハに
切り込みを形成し、この切り込みの先端部分に遮蔽ゲー
ト領域を形成した後肢遮蔽ゲート領域の上部を酸化して
酸化膜を形成し、これによって残存する遮蔽ゲート領域
の位置が、その上面がシリコンウェーハの表面と同一レ
ベルとなるように形成されたドレインまたはソース領域
に比べてシリコンウェーハ内の深い場所にあるようにす
るという特徴を有するものである。

すなわち、本発明の第１の光検出装置の製造方法は、ク
リコンウェーハの第１の主面に形成された制御ゲート領
域、この制御ゲート領域を囲むように上記第１の主面に
形成された遮蔽ゲート領域、上記制御ゲート領域と上記
遮蔽ゲート領域の間の上記第１の主面に形成された少な
くとも１つの第１の主電極領域、およびこの第１の主電
極領域に対向して上記シリコンウェーハの第２の主面に
形成された第２の主電極領域を備えた縦型ＳＩＴからな
る光検出装置の製造方法において、上記第１の主面に上
記第１の主電極領域をその上面が第１の主面の表面と同
一レベルと々るように形成し、一方上記第１の主面に上
記遮蔽ゲート領域をその上面が第１の主面の表面と同一
レベルとなるように形成した後肢遮蔽ゲート領域の上部
を選択酸化して酸化膜を形成し、これによって残存する
遮蔽ゲ一層領域が上記第１の主電極領域に比べてシリコ
ンウェーハ内の深い放、所に位置するようにすることを
特徴とする。

また、本発明の第２の光検出装置の製造方法は、上記縦
型ＳＩＴからなる光検出装置の製造方法において、上記
第１の主面に上記第１の主電極領域をその上面が第１の
主面の表面と同一レベルとなるように形成し、一方上記
第１の主面にエツチングによυ切り込みを形成し、この
切り込みの先端部分に上記遮蔽ゲー）ｆＩｌ域を形成し
た後肢遮蔽ゲート領域の上部を酸化して酸化膜を形成し
、これによって残存する遮蔽ゲート領域が上記第１の主
電極領域に比べてシリコンウェーハ内の深い場所に位置
するようにすることを特徴とする。

発明の実施例 第３図は本発明のＳＩＴ光検出装置の一実施例を構成す
るＳＩＴの概略断面図である。また、第５図は本発明の
ＳＩＴ光検出装置の別の実施例を構成するｓｒｒの概略
断面図である。第６図および第５図いずれにおいても、
第１図と同一の参照符号を付（１５） した要素は第１図に関しすでに説明したものと同一の構
成費累である。

第３図のｓｒｒおよび第５図のＳＩＴいずれにおいても
、低抵抗のれ生型Ｓｔ基板１上に高抵抗のｎ−型エピタ
キシャル層２が形成されておシ、このｎ−型エピタキシ
ャル層２の光面部分にＰ＋型制御ゲート領域４がその上
面の位置が九−型エピタキシャル層２の表面よりも低い
レベルとなるように（第３図）、あるいはｎ−型エピタ
キシャル層２の表面と同一レベルとなるように（第５図
）形成されている。また、ｎ″″′型エピタキシャル層
２の表面部分にはＰ十型辿蔽ゲート領域５が上記Ｐ生型
制御ゲート領域４を囲むように形成２されている。第６
図からＳＩＴおよび第５図のＳＩＴいずれにおいても、
このＰ中型遮蔽ゲート領域５はその上面の位置がｎ−型
エピタキシャル層２の表面よシも低いレベルとなるよう
に形成されており（第６図のＳＩＴにおいては、Ｐ＋型
制御ゲート領域４の上面と同一レベルとがるように形成
されている）、またその上部には酸化膜６′が形成され
ている。なお　ｐ＋（１６） 型制御ゲート領域４とＰ十型貼蔽ゲート領域５の不純物
密度は必ずしも同じである必要はない。例えばＰ中型遮
蔽ゲート領域５の不純物密度をＰ＋型制御ゲート領域４
の不純物密度よりも簡くすることによってＳＩＴの光感
度を篩めることかできる。

さらに、ｎ−型エピタキシャル層２の光面部分のＰ＋型
制御ゲート領域４とＰ中型遮蔽ゲート領域５０間にはｎ
中型ドレイン領域６が形成されている。このｎ十ｍドレ
イン領域６はその上面の位置カｎ−型エビタキシャル層
２０六面と同一レベルとなるように形成されている。す
なわち、とのｎ生型ドレイン領域５に比べてＰ中型遮蔽
ゲート領域５は九−型エピタキシャル層２内の深い場所
に形成されており、このような構造が本発明のＳＩＴ光
検出装置の特徴である。なお、第６図および第５図に示
される実施例においてけ、ｎ中型ドレイン領域６はＰ＋
型制御ゲート領域４に関して左右対称な２つの位置に、
Ｐ生型制御ゲート領域までの距離とＰ中型遮蔽ゲート領
域５までの距離が鰹しくなるように（す力わち両領域の
中点に）形成されているが、とにかくｎ＋　ドレイン領
域３はＰ＋型制御ゲート領域４とそれを囲むＰ中型遮蔽
ゲート領域５との間の′ｒＬ−型エビタキシャル層２中
のＰ生型遮蔽ゲート領域４形成位置よりも浅い位置に少
なくとも１つ形成されていればよく、またＰ＋型制御ゲ
ート領域４およびＰ十型越蔽ゲート領域５との横方向（
？ｌ−型エビタキシャル層２の深さ方向に対して垂直な
方向）についての位置関係も任意である。

ｎ中型ドレイン領域６の上部にｔｉｐ等がドープされた
多結晶Ｓ’ｉ　（ＤＯＰＯ５）％の第１の導電性材料か
らなるドレイン電極８が形成されておシ、このドレイン
電極８に対向して竹子型Ｓｉ基板１（？ｌ＋型ンース領
域）の表面全面にＡｔ％の金属からなるソース電極１０
が形成されている。Ｐ＋型制御ゲート領域４の上部には
５ｉｓＮ４％の第２の絶縁性材料の膜１２からなるゲー
トコンデンサ７を介して５％０２　等の第２の導電性材
料からなる透明力制御ゲー）１４極９が形成されている
。フィールド部およびＰ中型遮蔽ゲート領域５は酸化膜
６で被覆されており、さらにこの酸化膜６およびｎ中型
ドレイン領域６上のドレイン電極８は燐珪酸ガラス等の
第１の絶縁性材料の層１１で被覆されている。

なお、１６はＰ＋型遮蔽ゲート領域５の一部に接続され
たＡｔ等の金属材料からなる遮蔽ゲート電極である。こ
の遮蔽ゲート電極１６はＰ＋型遮蔽ゲート領域５上の第
２の絶縁性材料の族１２．第１の絶縁性材料の層１１お
よび酸化膜を除去して開設されたコンタクトホールに電
１子ビーム法、スパッタ法等によＦ）　Ａｔ等の金属材
料を充填することによって形成されるが、必ずしも１つ
のＳＩＴにつき１つ設ける必要なく、その数および設置
場所は光検出装置全体を構成するｓｒｒの＠、Ｐ十型透
型遮蔽ゲート領域５抗値等を考慮して適宜法められる。

１４はＰ十型逍蔽ゲート領域部分を被覆し遮光するＡｔ
等の金属材料からなる遮光膜であり、Ｐ中型遮蔽ゲート
領域近傍における不要な電子・正孔の対生成を抑制する
ものである。なお、この遮光膜１４は遮蔽ゲート′電極
１５　と同時に形成され、従ってそれと一体となってい
る。

（１９） 以上曲４明した第６図および＠５図に示されるように、
本発明の光検出装置を構成するＳＩＴは、第１図に示さ
れるｓｒｒとは異なりＰ＋型遮蔽ゲート領域５がｎ”−
型エピタキシャル層内に埋込まれた状態（すなわち、そ
の上面の位置が外−型エピタキシャルＩｄ　２の六回よ
りも低いレベルとなった状態）で形成されているので、
その電気的なピクセル分離機能は第１図に示されるＳＩ
Ｔの遮蔽ゲート領域に比較して著しく旨い。従ってこの
ような構造のＳＩＴによって構成される本発明の光検出
装置ハ、各ＳＩＴビクセル間の相互干渉やブルーミンク
現象が生じにくい。

また、本発明の光検出装置を構成するＳＩＴは、竹子型
ドレイン領域６に比べてＰ＋型遮蔽ゲート領域５が九−
型エピタキシャル層内の深い場所に埋込まれて形成され
ているので、第１図に示されるＳＩＴに比較してｎ生型
ドレイン領域５とＰ中型ゲート領域５のアイソレーショ
ンの程度が著しく高い。従って本発明の光検出装置は、
ＳＩＴの光感度を藁めるためにｎ生型ドレイン領域６を
横方向（２０） にＰ十型網蔽ゲート領域５側に冒せたとしても内領域間
の接合Ｗｉｔを比戦的小さい値に保つことができ、また
製造の際のミスアラインメント等による内領域間の短絡
が生じにくいものである。

このような効果は、Ｐ＋型遮蔽ゲート領域５がｎ−型エ
ビタキ７ヤル層２内のより深い場所に形成されればされ
る根部められるが、その形成場所があまり深くなると竹
子型Ｓｉ基板１（％＋型ンース領域）とのアイソレーシ
ョンが開路となる。従って、一般にＰ＋型遮蔽ゲート領
域５はｎ＋型ソース領域１よりも少なくとも１μ脩浅い
場所に形成する必要がある。

以下に詳述するように、第５図に示されるＳＩＴのＰ＋
型遮蔽ゲート領域５は、まずＰ＋型遮蔽ゲート領域をそ
の上面の位置がｎ−型エピタキシャルＭ２の次面と同一
レベルとなるように形成し、しかる後その上部を選択酸
化（Ｌａｃｏｓ）　Ｌその下部を残存させることによっ
て形成したものである。

これに対して第５図に示されるＳＩＴのＰ＋型遮蔽ゲー
ト領域５は、まずエツチングによってｆＬ−型エピタキ
シャル層２に１７ＪＤ込みを形成し、この切シ込みの先
端部分にＰ＋型遮蔽ゲート領域を形成した後その上部を
ＬＯＣＯ５％により取化しその下部を残存させることに
よって形成したものである。

このために第５図に示される５ｒｒ（切り込みゲート型
ｓｒｒ　）のＰ＋型遮蔽ゲート領域５は一般に第６図に
示されるＳＩＴ　（ＬＯＣＯＳゲート型ｓｒｒ　）の戸
型避蔽ゲート領域５よりもｎ−型エビタキシャルＪ１１
２内のより深い本所にある。従って、切り込みゲート型
ＳＩＴからなる光検出装置は一般にＬＯＣＯＳゲート型
Ｓ汀からなる光検出装置よｐもより高い上記効果を示す
。オだ、切り込みゲート型ＳＩＴにおいては、プラズマ
エツチングにより切り込みを形成することによって戸型
趣蔽ゲート領域の幅をＬＯＣＯＳゲート型ＳＩＴのＰ＋
型遮蔽ゲート領域の幅の１／６程度まで小さくすること
ができる。従って、切り込みゲート型ＳＩＴからなる光
検出装置はＬＯＣＯＳゲート型ＳＩＴからなる光検出装
置よりも高密度のＳＩＴ集積が可能である。なお、第５
図に示されるＬＯＣＯＳゲート型ＳＩＴにおいて、Ｐ＋
型制御ゲート領域４はＰ＋型遮蔽ゲート領域５と同じレ
ベルの深さに埋込壕れているが、勿論このＰ＋型制御ゲ
ート領域は第５図の切シ込みゲート型ＳＩＴのＰ＋型制
御ゲート領域と同様にその上面の位置力Ｒ”−ｍエピタ
キシャル層２の表面と同一レベルとなるように形成され
てもよく、その受光根面の点からはそのように形成され
るのが好ましい。

第６図に示されるＬＯＣＯＳゲート型ＳＩＴからなる光
検出装置は、第４図を参照して以下に説明する本発明の
第１の製造方法の一実施例によ！ｌｌ得ることができる
。

ま′ず、（α）；不純物密度がＩＱ１８〜１０２０ａ１
０２０ａ：）　ｎ”型（１１１）　Ｓｉ基板１を準備す
る。このｎ＋＋Ｓｉ基板１のドーパントとしてはｓｂ、
ｐ等が使用可能であるが、拡散係数の小さいｓｂを用い
るのが好ましい。このｎ＋＋Ｓｉ基板１の上に不純物密
度１０１３〜１０１５Ｃ脩−３程度で厚さ５〜１０μｍ
のｎ一層２をエピタキシャル法で形成した後、ウェーハ
を９００〜１００００Ｃの酸素雰曲気中に２５〜６０分
放置することにより膜厚１００〜５００Ａの５ｉ０２の
パッド酸化膜６を形（２６） 成する。

次に、ψ）；非酸化性材料の層でパッド酸化膜６の全表
面を核種する。ここで非酸化性材料とは下記（ｅ）にお
けるＬＯＣＯＳの際に酸化されにくいような材料であり
、一般に非酸化性材料としてＳ　ｉ　３　Ｎ４が用いら
れる。パッド酸化膜６の全表面を被覆するＳ　ｉ　３　
Ａ’４層は７００〜８５０°ＣのＳ＜Ｈａ／ＮＨｓを使
用するＣＶＤ法により１０００〜１８００ｊの厚さで形
成される。

（Ｃ）；マスク合わせにより制御ゲート領域形成予定部
分（図ｄに示される４の上部）、およびこの制御ゲート
領域形成予定部分を囲む遮蔽ゲート領域形成予定部分（
図ｄに示される５の上部）以外の部分にフォトレジスト
ＰＲを形成し、上記両ゲート領域形成予定部分の非酸化
性材料の層をエツチング除去する。非酸化性材料の層が
Ｓ　ｉ　Ｂ　Ｎ４層である場合、このエツチング除去は
ＣＦ４　、　ＣＦ４＋（ｈ等をエッチャントとするプラ
ズマエツチングで行なう。

（め；ｐＲ，と非酸化性材料の層をマスクとして、Ｂの
イオン注入によりパッド酸化膜６を介してＰ＋型制御ゲ
ート領域４とＰ＋型遮蔽ゲート領域５を（２４） １０１４〜１（１１６，怖−２の不純物ドース量で０．
１〜１．０層票の深さに打込んだ後、下記（ｇ）の酸化
工程等により０．５〜５．０μ脩の深さに形成する。な
お、このＰ＋型ゲート領域４および５の形成は上記イオ
ン注入に代えてＢの熱拡散によって行なってもよい。

（’）：Ｐ＋型ゲート領域４および５の上記のＬＯＣＯ
Ｓを行ない、残存するＰ＋型ゲート領域４および５の上
部に５０００，４’〜１μｍの厚さの酸化膜６′を形成
する。このＬＯＣＯＳは１０００〜１１００’Ｃ，５０
分〜６時間のウェット酸化によυ行々われる。

次に、ω；上記ＬＯＣＯ５によって形成された酸化膜６
′の上にＰＲを形成した後、非酸化性材料の層を除去し
、引続きウェットエツチングによシパツド酸化膜６も除
去する。非酸化性材料の層がｓｉ。

Ｎ４層である場合には、その除去はＣＦ４　、　ＣＦ４
　＋Ｏ，等をエッチャントとするプラズマエツチングで
行なう。

（σ）；酸化膜６′で画成された全表面を１００°Ｃで
約３０分酸化し、５０００ノ程度の酸化膜６を再び形成
する。その後ドレイン領域形成予定部分（図σにおける
３の上部）以外の部分をマスキングし、ドレイン領域形
成予定部分のパッド酸化Ｍ６を除去した後その部分のｎ
−型エピタキシャル層２にＡｓおよび／またはＰのイオ
ン注入によりｎ生型ドレイン領域６を形成する。このｎ
＋型トドレイン領域６不純物ドース量は１０１４〜１０
１６、−−２であり、その深さは一般に０．１〜０．５
μｍである。なお、とのｎ＋型トドレイン領域６形成は
、上記イオン注入に代えて真空中または閉管中でのＡｓ
および／またはＰの熱拡散、燐砒素珪酸ガラスからの熱
拡散により行なってもよい。

（ｈ）；第１の導電性材料の層を全表面にわたって堆積
する。→電性材料としてはＰ等がドープされた多結晶Ｓ
ｉ　（ＤＯＰＯ５）　、モリブデンシリサイド等の高融
点金属のシリサイ）、ＳｎＯ雪等が使用可能であるが、
特に好ましい導電性材料はｎｏｐｏｓである。

ｎｏｐｏｓ層の堆積はＳｉＨ４とＰＨｓの混合ガスを用
いＣＶＤ法で行なう。その後マスク合わせによりｎ＋＋
ドレイン領域３上に存在する部分以外の上記第１の導電
性材料のＪ＠をエツチング除去し、これによって？ｌ＋
型ドレイン領域６上にドレイン電極８を形成する。導電
性材料としてｎｏｐｏｓを使用した場合には、ドレイン
電極８以外のＤＯＰＯ５層の除去はｃｐ４　、　ｃｐ４
＋ｏ２．　ｐｃｔ、轡をエッチャントとするプラズマエ
ツチングで行なうのが特に好ましい。

次に、（＜）　；第１の絶縁性材料の層１１で全赤面を
被覆する。一般にこの第１の絶縁性材料の層１１による
被覆は、４００°Ｃ程度のＳ　ｉＨ４１０＠　／　ＰＨ
Ｂあるいは７５０°Ｃ程度のＳ　ｉ　Ｈ４／　Ｎｚ　Ｏ
／　ＰＨＢを用いてＣＶＤ法により燐珪酸ガラス（ｐｓ
ａ）を全赤面に堆積させることによって行なう。

（ｊ）；マスク合わせによυ制御ゲート領域４上の上記
第１の絶縁性材料の層１１　と酸化膜６′をウェットエ
ツチングで除去する。次いで第２の絶縁性材料の膜１２
で全赤面を被覆する。この第２の絶縁性材料の膜１２は
制御ゲート領域４においてコンデンサを形成するもので
ある。絶縁性材料としてはＳｉ３Ｎ４　、５ｉ０２．　
Ａｔ２０３．　ＡＬＮ等が使用可能であるが、誘電率が
高くしかも低温で良質な膜が得られるところから、５ｉ
ＢＮ４が特に好ましい。絶縁性材（２７） 料の膜１２が５ｉＨＮ４である場合には、その膜は４０
０〜７００°Ｃの５　ｉＨ４／ＮＨ３を使用するＣＶＤ
法によシ５０〜１０００，４の厚さで形成される。

（ｋ）；第２の導電性材料の層で全表面を被覆した後、
マスク合わせによシ制御ゲート領域４上に存在する部分
（コンデンサ７）以外の該第２の導電性材料の層をエツ
チング除去し、これによって制御ゲート領域４部分の上
Ｈｒｉ第２の絶縁性材料の族１２上に制御ゲート電極９
を形成する。受光部である制御ゲート領域４上に設けら
れる電極であるので、この制御ゲート電極１２はできる
だけ透明であるのが望ましく、一般にその厚さは２００
０〜５０００ノである。制御ゲート電極１２を構成する
導電性材料としてはｓｂがドープされたＳ　ｎ　Ｏ＠　
、　ＤＯＰＯ５。

Ｉｎ＠・０３’、Ｔａ２０Ｂ、　ＡＬ等が使用可能であ
るが、特に５Ａがドープされた５ｎ０２、あるいはＤＯ
ＰＯ５を使用するのが好ましい。４　＄ｉ電性材料して
Ｓｂがドープされた５ｎ０２を使用する場合には、５ｎ
Ｃ１２／５ｂＣＬＢを用いてＣＶＤ法により全表面にｓ
ｈがドープされた５ｎ０２の層を堆積した後、マスク合
わせによシ制御ゲー（２８） ト電極９以外の５ｎ０２層をプラズマエッチで除去する
。この場合、エッチャントとしてはｃｃｔ４を用いるの
が好ましい。一方、等電性材料としてＤＯＰＯ５を使用
する場合には、５ｉＨ４７ＰＨＢを用いてＣＶＩ）法に
よシ全表面にｎｏｐｏｓの層を堆積した後、マスク合わ
せにより制御ゲート電極９以かのＤＯＰＯ３層をプラズ
マエッチで除去する。この場合、エッチャントとしては
ｃｐ４　、　（？Ｆ４　＋　ｏ　、　、　ｐｃｔ、等を
用いる。なお、Ａｔは入射線が電子線等の尚エネルギー
線である場合に制御ゲート′ｔｌＬ極材料として適して
いる。

（４；遮蔽ゲート領域５の一部分上の第２の絶縁性材料
の膜に、第１の絶縁性材料の層１１および酸化膜６′を
除去してコンタクトホールＣＨを開設する。具体的には
、コンタクトホール形成予定部分にマスク合わせし、プ
ラズマエッチでＳｉ３Ｎ４等の第２の絶縁性材料の腺１
２を除去した後、ウェットエツチングによｐ　ｐｓａ等
の第１の絶縁性材料の層および酸化膜６′を除去する。

先に述べたように、コンタクトホールは必ずしも１つの
ＳＩＴにつき１つ設ける必要はなく、その数および開設
場所は光検出装置全体を構成するＳＩＴの数、遮蔽ゲー
ト領域５の抵抗値切を考慮して適宜決められる。

その後金属材料の層で全赤面を被覆する。この被覆は例
えば東予ビームまたはスパッタ法によシ０〜１０％のＳ
ｉを含有するＡ１０層を０．５〜２．０μ常の厚さで全
表面に堆積することによって行なわれる。

その後食なくとも制御ゲート領域部分の上記金属材料の
層を除去し、さらにウェーハの裏面、すなわちｎ中型Ｓ
ｉ基板１の穴部（ｎ生型ソース領域）全面にＡｔ叫から
なる′−゛、極１０（第６図参照）を形成し、４００〜
４５０°Ｃの真空下または不活性ガス中または水素ガス
中でアニーリングを行なう。このようにして第６図に単
一の、ＳＩＴ　（ＬＯＣＯＳゲート型５ＩＴ）の構造が
示されるような光検出装置が完成する。

なお第５図においては、金属材料の層はコンタクトホー
ルを充填する遮蔽ゲート霜５極１５およびとの遮蔽ゲー
ト電極１６と一体となった遮光膜１４（遮蔽ゲート領域
部分を遮光する）を残して除去されているが、必ずしも
そのように除去される必要はなく、少なくとも受光部で
ある制御ゲート領域部分が除去されていればよい。

以上第４図を参照して例示した本発明の第１のｙｉ裏方
法、シリコンウェーハの第１の主面に第１の主電極領域
（ドレインあるいはソース領域）をその上面が第１の主
面の表面と同一レベルとなるように形成し〔上記実施例
における工程（ｇ）〕、一方第１の主面に遮蔽ゲート領
域をその上面が第１の主面の表面と同一レベルとなるよ
うに形成し〔上記実施例における工程（の〕、その後後
肢蔽ゲート領域の上部を選択酸化して能化腺を形成し〔
上記実施例における工ｉ（＃））　、これによって残存
する遮蔽ゲート領域が第１の主電極領域に比べてシリコ
ンウェーハ内の深い場所に位置するようにすることを特
徴とするものであり、本発明のＳＩＴ光検出装置を製造
するのに適した方法である。

また、第５図に示される切９込みゲート型ＳＩＴからな
る光検出装置は、第６図を参照して以下に説明する本発
明の第２の製造方法の一実施例によシ得ることができる
。

まず、（ａ）；上記第１の製造方法における（口）と同
（６１） 様にしてｎ＋型Ｓｉ基板１上にｆｉ−型エピタキシャル
層２およびパッド酸化膜６をこの順に形成する。

（ｂ）；上記第１の製造方法における（ｂ）と同様にし
て５ｉＢＮ４等の非酸化性材料の層でパッド酸化膜６の
全赤面を被覆する。

（Ｃ）；マスク合わせによシ遮蔽ゲート領域形成予定部
分（図ｅに示される５の上部）以外の部分に７オトレジ
ス）　ＰＲを形成し、遮蔽ゲート領域形成予定部分の非
酸化性材料のＪ−をエツチング除去する。非酸化性材料
の層がＳ　ｉ　Ｂ　Ｎ４層である場合、このエツチング
除去はＣＦ４　、　ＣＦ４　＋０＠等をエッチャントと
するプラズマエツチングで行なう。

（ψ；上記遮蔽ゲート領域形成予定部分のパッド酸化Ｍ
６およびｎ−型エピタキシャル層２の一部をエツチング
除去し、九−型エピタキシャル層２に深さ０．２〜５μ
ｍ程度の切り込みを形成する。この切り込み形成のだめ
のエツチングはＰＣＡｓ等をエッチャントとするプラズ
マエツチングで行なうのが好ましく、プラズマエツチン
グによシ幅のせまい切り込みを形成することができる。

また、この（６２） 切シ込み形成はＫＯＨ，ＨＦ−Ｎ（ｈ等のエッチャント
によるウェットエッチでもできる。

（１１）　：マスク合わせにより制御および遮蔽ゲート
領域形成予定部分以例の部分にＰＲを形成し、その後上
記第１の製造方法における（ψと同様にしてＰ＋型ゲー
ト領域４および５を形成する。この場合Ｐ＋型制御ゲー
ト領域５は非酸化性材料の層およびパッド酸化膜６を通
してのＢのイオン注入により形成される。従って一般に
Ｐ＋型制御ゲート領域５の不純物密度はＰ＋型遮蔽ゲー
ト領域４の不純物密度よりも低くなる。

次に、ω；非酸化性材料の層をマスクとして、切り込み
の先端部分に形成されたＰ＋型遮蔽ゲート領域５の上部
のＬＯＣＯ５を行ない、残存するＰ＋型遮蔽ゲート領域
５の上部に５０００ｊ〜１μｍの厚さの酸化膜６′を形
成する。このＬＯＣＯ５は１０００〜１１００°０１１
時間のウェット酸化により行なわれる。

（ｇ）；上記ＬＯＣＯ５によって形成された酸化膜６′
の上にＰＲを形成した後、非酸化性材料の層を除去し、
引続きウェットエツチングによりパッド酸化膜６も除去
する。非酸化性材料の層がＳ　ｉ　３　Ｎ４層である場
合には、その除去はＣＦ４　、　ＣＦａ　＋　Ｏｘ等を
エッチャントとするプラズマエツチングで行なう。その
後酸化膜６′で画成された全表面を１１００°Ｃで約３
０分酸化し、５０００Ｊ程度の酸化膜６を再び形成する
。

以下第６図に示される工程（＆）〜（ロ）を順次行ない
、第５図に単一のｓｒｒ　（切り込みゲート型ｓｒｒ　
）の構造が′示されるような光検出装置を得る。なお、
工程（ｈ）　＋　（４）　ｔ　（ｊ）　＋　（＆）およ
び（杓＋Ｃ−＞はそれぞれ先に第４図を参照して歌、明
した本発明の第１の製造方法における工程（ｇ）＋　（
Ａ）　＋　（＜）十〇、（ｋ）および（イ）と同じであ
る。

以上第６図を参照して例示した本発明の第２の製造方法
は、シリコンウェーハの第１の主面に第１の主電極領域
（ドレインあるいはソース領域）をその上面が第１の主
面の表面と同一レベルとなるように形成し〔上記実施例
における工程（ん）〕、一方第１の主面にエツチングに
より切シ込みを形成し〔上記実施例における工程（ｄ）
〕、この切り込みの先端部分に遮蔽ゲート領域を形成し
〔上記実施例における工程（６））、Ｌかる後形成され
た遮蔽ゲート領域の上部を酸化して酸化物を形成し〔上
記実施例における工程ω〕、これによって残存する遮蔽
ゲート領域が、第１の主ｔｍ領域に比べてシリコンウェ
ーハ内の深い場所に位置するようにすることを特徴とす
るものであり、本発明のＳＩＴ光検出装置を製造するの
に適した方法である。

一般にこの第２の製造方法によれば、第１の製造方法に
よるよりもシリコンウェーハ内のよシ深い場所に遮蔽ゲ
ート領域を形成することができる。

また、この第２の製造方法によれば、特にシリコンウェ
ーハに形成する切シ込みをプラズマエツチングによシ行
なうことによって、遮蔽ゲート領域の幅を第１の製造方
法によって形成される遮蔽グー４領域の幅の１／６程度
まで小さくすることができ、従って第１の製造方法によ
るよシもＳＩＴを高密度で集積することが可能である。

これらの点で第２の製造方法は第１の製造方法よりも優
れた方法と言える。

（６５） 発明の効果 本発明のＳＩＴ光検出装置を構成するＳＩＴは、遮蔽ゲ
ート領域がシリコンウェーハ内に埋込まれた状態（すな
わち、その上面の位置がシリコンウェーハの表面よりも
低いレベルとなった状態）で形成されているので、その
電気的なビクセル分離機能が著しく高い。従ってこのよ
うな構造のＳＩＴによって構成される本発明の光検出装
置は、各ＳＩＴビクセル間の相互干渉やプルーミング現
象が生じにくい。

１　まだ、本発明の光検出装置を構成するＳＩＴは、ド
レインあるいはソース領域に比べて遮蔽ゲート領域がシ
リコンウェーハ内の深い場所に埋込まれて形成されてい
るので、ドレインあるいはソース領域と遮蔽ゲート領域
のアイソレーションの程度が著しく烏い。従って本発明
の光検出装置は、ｓＩＴの光感度を高めるためにドレイ
ンあるいはソース領域を横方向（シリコンウェーハの深
さ方向に垂直な方向）に遮蔽ゲート領域側に寄せたとし
ても両領域間の接合容量を比較的小さい値に保つこと（
６６） ができ、また製造の際のミスアラインメント等による両
領域間の短絡が生じにくいものである。

さらに、本発明の第１および第２の製造方法によれば、
上記構造のＳＩＴからなる本発明の光検出装置を簡易に
製造することができる。

【図面の簡単な説明】

第１図はＳＩＴの一例の概略断面図、第２図はＳＩＴの
読み出し回路図、第６図は本発明の光検出装置を構成す
るＳＩＴの一例の概略断面図、第４図は本発明の第１の
製造方法の一例を説明するための概略断面図、第５図は
本発明の光検出装置を構成するＳＩＴの別の例の概略断
面図、および第６図は本発明の第２の製造方法の一例を
説明するための概略断面図である。 １・・・ｎ”ｍｓｉ基板、２・・・ｎ−型エピタキシャ
ル層、５・・・Ｃ型ドレイン領域、４・・・戸型制御ゲ
ート領域、５・・・戸型遮蔽ゲート領域、６・・・パッ
ド酸化膜、６′・・・酸化膜、７．２１・・・ゲートコ
ンデンサ、８・・・ドレイン電極、９・・・制御ゲート
電極、１゜・・・ソース電極、１１・・・第１の絶縁性
材料の層、１２・・・第２の絶縁性材料の膜、１３・・
・銚蔽ゲート電極、１４・・・遮光膜、２２・・・スイ
ッチ、２６・・・バイアス回路、２４・・・読み出し端
子。 特許出願人　富士写真フィルム株式会社代理人弁理士玉
　具入　丘部（外３名）手続補正書 １．事件の表示 昭和５７年特許願第２１８５９１号 ２、発明の名称 半導体光検出装置及びその製造方法 ３、補正をする者 事件との関係　　特許出願人 住　所　　神奈川県南足柄市中沼２１０番地名　称　　
（５２０）富士写真フィルム株式会社代表者　大　西　
　　實 ４、代理人 ６、補正の対象　　明細書の浄書（内容に変更なし）７
、補正の内容　　別紙の通り

Claims (1)

1. 【特許請求の範囲】 （１）　　シリコンウェーハの第１の主面に形成された
   制御ゲート領域、この制御ゲート領域を囲むように上記
   第１の主面に形成された遮蔽ゲート領域、上記制御ゲー
   ト領域と上記遮蔽ゲート領域の間の上記第１の主面に形
   成された少なくとも１つの第１の主電極領域、およびこ
   の第１の主電極領域に村内して上記シリコンウェーハの
   第２の主面に形成された第２の主電極領域を備えた縦型
   靜電誘碑トランジスタからなる光検出装置において、上
   記遮蔽ゲート領域が上記第１の主電極領域に比べて上記
   シリコンウェーハ内の深い位置に形成されていることを
   特徴とする光検出装置。 （２）　　単一のシリコンウェーハに複数の上記靜電誘
   尋トランジスタがアレイ状に配列されていることを特徴
   とする特許請求の範囲第１項記載の光検出装置。 （３）上記複数の静電酵得トランジスタが二久元的に配
   列されていることを特徴とする特許請求の範囲第２項記
   載の光検出装置。 （４）上記複数の静電−得トランジスタが一次元的に配
   列されていることを特徴とする特許請求の範囲第２項記
   載の光検出装置。 （５）単一の上記靜電綽尋トランジスタからなることを
   特徴とする特許請求の範囲第１項記載の光検出装置。 （６）　　シリコンウェーハの第１の主面に形成された
   制御ゲート領域、この制御ゲート領域を囲むように上記
   第１の主面に形成された遮蔽ゲート領域、上記制御ゲー
   ト領域と上記遮蔽ゲート領域の間の上記第１の主面に形
   成された少なくとも１つの第１の主電極領域、およびこ
   の第１の主電極領域に対拘して上記シリコンウェーハの
   第２の主面に形成された第２の主電極領域を備えた縦型
   静電誘尋トランジスタからなる光検出装置の製造方法に
   おいて、上記第１の主面に上記第１の主電極領域をその
   上面が第１の主面の表面と同一レベルとなるように形成
   し、一方上記第１の主面に上記遮蔽ゲート領域をその上
   面が第１の主面の表面と同一レベルとなるように形成し
   た後、該遮蔽ゲート領域の上部を選択酸化して酸化膜を
   形成し、これによって残存する遮蔽ゲート領域が上記第
   １の主電極領域に比べてシリコンウェーハ内の深い場所
   に位置するようにすることを特徴とする光検出装置の製
   造方法。 （７）単一のシリコンウェーハに複数の上記静電誘尋ト
   ランジスタをアレイ状に配列させて形成することを特徴
   とする特許請求の範囲第６項記載の製造方法。 （８）上記複数の静電誘尋トランジスタを二仄元的に配
   列させて形成することを特徴とする特許請求の範囲第７
   項記載の製造方法。 （９）　　上記複数の靜電誘尋トランジスタを一次元的
   に配列させて形成することを特徴とする特許請求の範囲
   第７項記載の製造方法。 ００　　単一の上記靜電銹尋トランジスタを形成するこ
   とを特徴とする特許請求の範囲第６項記載の（３） 製造方法。 ０１）シリコンウェーハの第１の主面に形成された制御
   ゲート領域、この制御ゲート領域を囲むように上記第１
   の主面に形成された遮蔽ゲート領域、上記制御ゲート領
   域と上記遮蔽ゲート領域の間の上記第１の主面に形成さ
   れた少なくとも１つの第１の主電極領域、およびこの第
   １の主電極領域に対向して上記シリコンウェーハの第２
   の主面に形成された第２の主電極領域を備えた縦型静電
   誘尋トランジスタからなる光検出装置の製造方法におい
   て、上記第１の主面に上記第１の主電極領域をその上面
   が第１の主面の表面と同一レベルとなるように形成し、
   一方上記第１の主面にエツチングによシ切シ込みを形成
   し、この切シ込みの先端部分に上記遮蔽ゲート領域を形
   成した後該遮蔽ゲート領域の上部を酸化して酸化膜を形
   成し、これによって残存する遮蔽ゲート領域が上記第１
   の主電極領域に比べてシリコンウェーハ内の深い場所に
   位置するようにすることを特徴とする光検出装置の製造
   方法。 （４） ０２　　単一のシリコンウェーハに複数の上記静電−尋
   トランジスタをアレイ状に配列させて形成することを特
   徴とする特許請求の範囲第１１項記載の製造方法。 （２）上記複数の静電ｕ尋トランジスタを二次元的に配
   列させて形成することを特徴とする特許請求の範囲第１
   ２項記載の製造方法。 ０４）上記複数の静電ｖｊ２ｓトランジスタを一次元的
   に配列させて形成することを特徴とする特許請求の範囲
   第１２項記載の製造方法。 ０ネ年−の上記靜電萌尋トランジスタを形成することを
   特徴とする特許請求の範囲第１１項記載の製造方法。