JPS59109904A - 制御方式 - Google Patents
制御方式Info
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- JPS59109904A JPS59109904A JP22064782A JP22064782A JPS59109904A JP S59109904 A JPS59109904 A JP S59109904A JP 22064782 A JP22064782 A JP 22064782A JP 22064782 A JP22064782 A JP 22064782A JP S59109904 A JPS59109904 A JP S59109904A
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- JP
- Japan
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- signal
- control
- input
- line
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- Prior art date
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/054—Input/output
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/11—Plc I-O input output
- G05B2219/1125—I-O addressing
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/11—Plc I-O input output
- G05B2219/1127—Selector for I-O, multiplex for I-O
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/11—Plc I-O input output
- G05B2219/1154—Reading repeatedly input state, try again
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ラッチングリレーなどのように、スイッチン
グ態様の保持ｉ能を有するリレ一手段を処理装置によっ
て制御し、また外部からの信号を処理装置に収り込むよ
うにした制御方式に関する。
グ態様の保持ｉ能を有するリレ一手段を処理装置によっ
て制御し、また外部からの信号を処理装置に収り込むよ
うにした制御方式に関する。
第１］ン１ば、先行技術のブロック図である。処理装置
？Ｊ ｌは、マイクロプロセッサなどの娠理回［洛２と
、メモリ３と、インタフェイス４とを含む。複数の制面
線５からは並列に制御信号が導出さｔｌて、デコーダ６
およびマルチプレ７す７に与えら名るとともに、アドレ
ス設定回路８に与えらｈる。制？Ｍｌ線５からの制預引
信号に含まれているアドレスが、アドレス設定口Ｕ＠８
において設定さｈｆｃアドレスと一致したとへ、アドレ
ス設定口Ｆ１８からは、ライン１１からＮＡＮＤゲート
１２．１８にハイレベルの信号が与えらｈる。入出力制
御信号線１４の信号は、反転回路１５を介してＮＡＮＤ
ゲート１２に与えらｈるとともに、直接にＮ Ａ Ｎ
Ｉ）ゲート１３に与えられる。ＮＡＮＤゲート１２．１
８からの信号がローレベルであるとき、デコーダ６お工
びマルチプレクサ７が能動化さねる。デコーダ６は、入
出力側ｆｆ１ｌｌｌ１４からの信号がローレベルＴ ア
ラて、ｉｌｒ’ｌ 仙１線５からの制御信号のアドレス
がアドレス設定回路８において設定されたアドレスと一
致しているとき能動化され、制御信号に含まれているア
ドレスに対応した複数の駆動回路９を選択的に駆動し、
そのアドレスに対応したラッチングリレーｌＯを、制御
信号に含まれているスイッチング態様を表わす信号に６
じて駆動させる。
？Ｊ ｌは、マイクロプロセッサなどの娠理回［洛２と
、メモリ３と、インタフェイス４とを含む。複数の制面
線５からは並列に制御信号が導出さｔｌて、デコーダ６
およびマルチプレ７す７に与えら名るとともに、アドレ
ス設定回路８に与えらｈる。制？Ｍｌ線５からの制預引
信号に含まれているアドレスが、アドレス設定口Ｕ＠８
において設定さｈｆｃアドレスと一致したとへ、アドレ
ス設定口Ｆ１８からは、ライン１１からＮＡＮＤゲート
１２．１８にハイレベルの信号が与えらｈる。入出力制
御信号線１４の信号は、反転回路１５を介してＮＡＮＤ
ゲート１２に与えらｈるとともに、直接にＮ Ａ Ｎ
Ｉ）ゲート１３に与えられる。ＮＡＮＤゲート１２．１
８からの信号がローレベルであるとき、デコーダ６お工
びマルチプレクサ７が能動化さねる。デコーダ６は、入
出力側ｆｆ１ｌｌｌ１４からの信号がローレベルＴ ア
ラて、ｉｌｒ’ｌ 仙１線５からの制御信号のアドレス
がアドレス設定回路８において設定されたアドレスと一
致しているとき能動化され、制御信号に含まれているア
ドレスに対応した複数の駆動回路９を選択的に駆動し、
そのアドレスに対応したラッチングリレーｌＯを、制御
信号に含まれているスイッチング態様を表わす信号に６
じて駆動させる。
また、入出力制？ＢＩＩ信号線１４がハイレベルであっ
て、制御信号に含まれるアドレスがアドレス設定回路８
におｈて設定されているアドレスに一致シたとべ、マル
チプレクサ７は、信号源１６からの複数の信号のうちの
制御信号に含まれているアドレスに対応した１つを選択
的にライン１７から入力信号線１８を介して処理装置ｌ
に与える。
て、制御信号に含まれるアドレスがアドレス設定回路８
におｈて設定されているアドレスに一致シたとべ、マル
チプレクサ７は、信号源１６からの複数の信号のうちの
制御信号に含まれているアドレスに対応した１つを選択
的にライン１７から入力信号線１８を介して処理装置ｌ
に与える。
このような先行技術では、信号源Ｉ６からの信号の正否
を処理装置ｌでチェックするために制御信号を複数回送
出することはできるけｈども、そのようにすればラッチ
ングリレー１０の制御をその期間だけ行なうことがで勇
ず、制御動作が遅くなることになる。
を処理装置ｌでチェックするために制御信号を複数回送
出することはできるけｈども、そのようにすればラッチ
ングリレー１０の制御をその期間だけ行なうことがで勇
ず、制御動作が遅くなることになる。
本発明の目的は、信号源からの信号を複数回受信チェッ
クしても制御動作を遅延させることがないようにした制
御方式を提供することである。
クしても制御動作を遅延させることがないようにした制
御方式を提供することである。
姻２図は、本発明の−￥、維例のブロック図である。Ｑ
ル理装置ｌば、マイクロプロセッサなどによって実Ｊ［
ｉされる処理回路２と、リードオンリメモリやランダム
アクセスメモリなどのメモリ３と、インタフェイス４と
を含む。処理装置ｌには、たとえば８本の制御線５が接
続され、並列８ビツトの制血１信号が導出される。制御
線５にはデコーダ６とマルチプレクサ７とが接続される
とともに、アドレス設定回路８が接続される。制御線５
に含まれているアドレスが、アドレス設定回路８におい
て設定さ名たアドレスに一致したとき、アドレス設定回
路８は、ライン１１にハイレベルの信号を導出する。こ
れによってデコーダ６が能動化される。デコーダ６は、
制御信号に含まｈているアドレスに個別的に対応した駆
動回路９を駆動して、そのアドレスに対応した２巻線ラ
ッチングリレーのスイッチング態様を、制御信号に含ま
れているスイッチング態様を表わす信号に基づいて、変
化させる。制餌１信号に含まれているラッチングリレー
１０のためのアドレスは上位７桁であり、そのスイッチ
ング虫様を決める信号は最下位の１ビツトであってもよ
い。
ル理装置ｌば、マイクロプロセッサなどによって実Ｊ［
ｉされる処理回路２と、リードオンリメモリやランダム
アクセスメモリなどのメモリ３と、インタフェイス４と
を含む。処理装置ｌには、たとえば８本の制御線５が接
続され、並列８ビツトの制血１信号が導出される。制御
線５にはデコーダ６とマルチプレクサ７とが接続される
とともに、アドレス設定回路８が接続される。制御線５
に含まれているアドレスが、アドレス設定回路８におい
て設定さ名たアドレスに一致したとき、アドレス設定回
路８は、ライン１１にハイレベルの信号を導出する。こ
れによってデコーダ６が能動化される。デコーダ６は、
制御信号に含まｈているアドレスに個別的に対応した駆
動回路９を駆動して、そのアドレスに対応した２巻線ラ
ッチングリレーのスイッチング態様を、制御信号に含ま
れているスイッチング態様を表わす信号に基づいて、変
化させる。制餌１信号に含まれているラッチングリレー
１０のためのアドレスは上位７桁であり、そのスイッチ
ング虫様を決める信号は最下位の１ビツトであってもよ
い。
制御信号５はまたマルチプレクサ７に与えられる。これ
によって信号源１６からの複数の並列に余生される信号
のうちの１ビツトの信号がライン２１からパルスストレ
ッチャ回路２Ｂを介して入力信号線１８を経て処理装置
ｌに入力される。処理装置ｌば、このような入力信号１
８からの信号を敗り込む。デコーダ６は、制御信号の持
続期間だけ選択されたラッチングリレー１０を駆動回路
９によって駆動させる。マルチプレクサ７は、制御信号
の持続期−間だけ信号源２０からの選択された信号を、
ライン２１を介してパルスストレッチャ回路２Ｂに与え
る。ラッチングリレーＩＯがスイッチング態様を変化す
るために、そのラッチングリレー１０のリレーコイルに
与えて動作することができるのに必要′なパルスの持続
期間はたとえばｌ Ｏｍｓ 以上であり、その時間未満
たとえば０゜５〜１ ｍｓ ではスイッチング態様の変
化をすることができない。しかして処理装置ｌは、この
ようなラッチングリレー１０が動作をすることができる
に・必要な時間未満の短時間たとえば１０μｓ程度であ
っても、このような短い持続期間を有する信号を正確に
検出して受信することができる。
によって信号源１６からの複数の並列に余生される信号
のうちの１ビツトの信号がライン２１からパルスストレ
ッチャ回路２Ｂを介して入力信号線１８を経て処理装置
ｌに入力される。処理装置ｌば、このような入力信号１
８からの信号を敗り込む。デコーダ６は、制御信号の持
続期間だけ選択されたラッチングリレー１０を駆動回路
９によって駆動させる。マルチプレクサ７は、制御信号
の持続期−間だけ信号源２０からの選択された信号を、
ライン２１を介してパルスストレッチャ回路２Ｂに与え
る。ラッチングリレーＩＯがスイッチング態様を変化す
るために、そのラッチングリレー１０のリレーコイルに
与えて動作することができるのに必要′なパルスの持続
期間はたとえばｌ Ｏｍｓ 以上であり、その時間未満
たとえば０゜５〜１ ｍｓ ではスイッチング態様の変
化をすることができない。しかして処理装置ｌは、この
ようなラッチングリレー１０が動作をすることができる
に・必要な時間未満の短時間たとえば１０μｓ程度であ
っても、このような短い持続期間を有する信号を正確に
検出して受信することができる。
ラッチングリレーｌＯを駆動させるときには、そのラッ
チングリレー１０が動作することができるに必要な時間
以上の持続期間を有する制御信号を、処理装置ｌから導
出する。また信号源２０からの信号を処理装置Ｉ Ｋ敗
り込むとへには、ラッチングリレーｌＯが動作すること
がでへるに必要な時間未満の持続期間を有する制御信号
を、処理装置１から導出する。このようにして制御信号
のパルス幅を変化することによって、同じ論理ｍを有す
る制御信号を用いてラッチングリレー１０を選択的に駆
動し、あるいはまた信号源２０からの信号を選択的に取
り込むことができる。このようにして第１図に関連して
述べた先行技術における入出力制御信号線１４が、省略
されることができる。
チングリレー１０が動作することができるに必要な時間
以上の持続期間を有する制御信号を、処理装置ｌから導
出する。また信号源２０からの信号を処理装置Ｉ Ｋ敗
り込むとへには、ラッチングリレーｌＯが動作すること
がでへるに必要な時間未満の持続期間を有する制御信号
を、処理装置１から導出する。このようにして制御信号
のパルス幅を変化することによって、同じ論理ｍを有す
る制御信号を用いてラッチングリレー１０を選択的に駆
動し、あるいはまた信号源２０からの信号を選択的に取
り込むことができる。このようにして第１図に関連して
述べた先行技術における入出力制御信号線１４が、省略
されることができる。
パルスストレッチャ回路２８の具体的な構成は第３図に
示されている。このパルスストレッチャ回路２８では、
第４図ｍで示される信号が人力される。この信号は、反
転回路２４によって反転され、ダイオード２５を介して
コンデンサ２６を充電する。このコンデンサ２６には、
抵抗２７が並列に接続される。コンデンサ２６と抵抗２
７とは、時定数回路２８を構成する。この時定数回路２
８からの出力は、反転回路２９を介して入力信号線１８
に与えられる。コンデンサ２６の出力電圧は、兎４図（
２）で示されるようにライン２Ｉからの信号に応じて変
化される。ダイオード２５の働へによってコンデンサ゛
２６は迅速に充電されるとともに）そのコンデンサ２６
の出力電圧はコン７’ ンｆ ２６の容駄と抵抗２７の
抵抗値とによって定める時定数に従って徐々に放電され
る。反転回路２９０入カインピーダンスｄ極めて高く、
その弁別レベルは第４図（２）において、参照符ｅｌで
示されている。
示されている。このパルスストレッチャ回路２８では、
第４図ｍで示される信号が人力される。この信号は、反
転回路２４によって反転され、ダイオード２５を介して
コンデンサ２６を充電する。このコンデンサ２６には、
抵抗２７が並列に接続される。コンデンサ２６と抵抗２
７とは、時定数回路２８を構成する。この時定数回路２
８からの出力は、反転回路２９を介して入力信号線１８
に与えられる。コンデンサ２６の出力電圧は、兎４図（
２）で示されるようにライン２Ｉからの信号に応じて変
化される。ダイオード２５の働へによってコンデンサ゛
２６は迅速に充電されるとともに）そのコンデンサ２６
の出力電圧はコン７’ ンｆ ２６の容駄と抵抗２７の
抵抗値とによって定める時定数に従って徐々に放電され
る。反転回路２９０入カインピーダンスｄ極めて高く、
その弁別レベルは第４図（２）において、参照符ｅｌで
示されている。
このようにして反転回路２９からの出力は第４図（３）
で示されるようになり、ライン２１からの信号の持続期
間が拡大されることになる。パルスストレッチャ回路２
３からの出力の持続期間がしくなるので、娠理装Ｍｌ−
″Ｃはその信号の受信チェックを複数回行ない、正確な
受信を行なうことがで舞、ノイズなどによる誤検出を防
ぐことができて信頼性が向丘される。また制御信号の持
続期間は、前述のようにラッチングリレーｌＯを駆動す
るためおよび信号源１６からの信号を収り込むために、
たとえば１回だけ発生されればよく、制御速度を向北す
ることができる。
で示されるようになり、ライン２１からの信号の持続期
間が拡大されることになる。パルスストレッチャ回路２
３からの出力の持続期間がしくなるので、娠理装Ｍｌ−
″Ｃはその信号の受信チェックを複数回行ない、正確な
受信を行なうことがで舞、ノイズなどによる誤検出を防
ぐことができて信頼性が向丘される。また制御信号の持
続期間は、前述のようにラッチングリレーｌＯを駆動す
るためおよび信号源１６からの信号を収り込むために、
たとえば１回だけ発生されればよく、制御速度を向北す
ることができる。
＠５図は、本発明の龍の実施例のブロック図である。前
述の第１図に関連して述べた先行技術の対応する部分に
は同一の参照符を寸す。処理装置ｌは、マイクロプロセ
ッサなどの処理回路２と、メモリ３と、インタフェイス
４とヲ含む。′ａ歌の制御線５からは並列に制御信号が
導出されて、デコーダ６お工びマルチプレクサ７に与え
られるとともに、アドレス設定回路８に与えられる。制
御線５からの制御信号に含まれているアドレスが、アド
レス設定回路８において設定されたアドレスと一致した
とき、アドレス設定回路８からは、うイン１１からＮＡ
ＮＤゲート１２．１８にノ・インベルの信号が与えられ
る。入出力制御信号１ｉ！１４の信号は、反転回路１５
を介してＮＡＮＤゲート１２に与えられるとともに、直
接にＮＡＮＤゲート１３に与えられる。ＮＡＮＤゲート
１２．１８からの信号がローレベルであるとき、デコー
ダ６およびマルチプレクサ７が能動化される。デコーダ
６は、入出力制御線１４からの信号がローレベルであっ
て、制ａ椋５からの制御信号のアドレスがアドレス設定
回路８において設定さ引たアドレスと一致しているとき
能動化され、制御信号に含まれているアドレスに対応し
た複数の駆動回路９を選択的に駆動し、そのアドレスに
対応したラッチングリレーＩＯを、制御信号に含まれて
いるスイッチング態様を表わす信号に応じて駆動させる
。
述の第１図に関連して述べた先行技術の対応する部分に
は同一の参照符を寸す。処理装置ｌは、マイクロプロセ
ッサなどの処理回路２と、メモリ３と、インタフェイス
４とヲ含む。′ａ歌の制御線５からは並列に制御信号が
導出されて、デコーダ６お工びマルチプレクサ７に与え
られるとともに、アドレス設定回路８に与えられる。制
御線５からの制御信号に含まれているアドレスが、アド
レス設定回路８において設定されたアドレスと一致した
とき、アドレス設定回路８からは、うイン１１からＮＡ
ＮＤゲート１２．１８にノ・インベルの信号が与えられ
る。入出力制御信号１ｉ！１４の信号は、反転回路１５
を介してＮＡＮＤゲート１２に与えられるとともに、直
接にＮＡＮＤゲート１３に与えられる。ＮＡＮＤゲート
１２．１８からの信号がローレベルであるとき、デコー
ダ６およびマルチプレクサ７が能動化される。デコーダ
６は、入出力制御線１４からの信号がローレベルであっ
て、制ａ椋５からの制御信号のアドレスがアドレス設定
回路８において設定さ引たアドレスと一致しているとき
能動化され、制御信号に含まれているアドレスに対応し
た複数の駆動回路９を選択的に駆動し、そのアドレスに
対応したラッチングリレーＩＯを、制御信号に含まれて
いるスイッチング態様を表わす信号に応じて駆動させる
。
また、入出力制御信号線１４がハイレベルであって、制
御信号に含まれるアドレスがアドレス設定回路８におい
て設定されているアドレスに一致しタトキ、マルチプレ
クｆ７は、信号源１６からの複数の信号のうちの制御信
号に含まれているアドレスに対応した１つを選択的にラ
イン１７から入力信号線１８を介して処理装置ｌに与え
る。
御信号に含まれるアドレスがアドレス設定回路８におい
て設定されているアドレスに一致しタトキ、マルチプレ
クｆ７は、信号源１６からの複数の信号のうちの制御信
号に含まれているアドレスに対応した１つを選択的にラ
イン１７から入力信号線１８を介して処理装置ｌに与え
る。
注目すべべはこの実施例では、マルチプレクサ７と入力
信号線１８との間には、パルスストレッチャ回路３０が
介在される。これによって信号源２０からマルチプレク
サ７を介する信号は、パルスストレッチャ回路３０にお
いてその持続期間が拡大されて、入力信号線１８を介し
て処理装置ｌに敗り込まれる。処理装置ｔでは、パルス
ストレッチャ回路３０において拡大された持続期間を有
する信号を、複数回にわたって受信チェックし、これに
よって信頼性が向上される。
信号線１８との間には、パルスストレッチャ回路３０が
介在される。これによって信号源２０からマルチプレク
サ７を介する信号は、パルスストレッチャ回路３０にお
いてその持続期間が拡大されて、入力信号線１８を介し
て処理装置ｌに敗り込まれる。処理装置ｔでは、パルス
ストレッチャ回路３０において拡大された持続期間を有
する信号を、複数回にわたって受信チェックし、これに
よって信頼性が向上される。
ラッチングリレーｌＯに代えて、集積回路などによって
実現される電気回路を含むラッチングリレーを用いたと
きには、微弱な電流によってスイッチング態様を変化す
ることができ、したがって駆動回路９が省略されるとと
もに、このようなスイッチング態様を変化するのに必要
な制御信号の持続期間はたとえば１００μＳ以上であり
、それ未満の持続期間たとえば５０μｓ では、スイッ
チング態様を変化することができず、このようなリレ一
手段を用いてもまた本発明は実施されることができる。
実現される電気回路を含むラッチングリレーを用いたと
きには、微弱な電流によってスイッチング態様を変化す
ることができ、したがって駆動回路９が省略されるとと
もに、このようなスイッチング態様を変化するのに必要
な制御信号の持続期間はたとえば１００μＳ以上であり
、それ未満の持続期間たとえば５０μｓ では、スイッ
チング態様を変化することができず、このようなリレ一
手段を用いてもまた本発明は実施されることができる。
また駆動回路９およびラッチングリレー１０との組合せ
に代えて、デコーダ６からの信号を一旦記憶する記憶素
子と、駆動回路と、在来の励磁期間だけスイッチング態
様を変化しているいわゆる汎用リレーを用い、自己保持
機能を達成するようにしてもよい。
に代えて、デコーダ６からの信号を一旦記憶する記憶素
子と、駆動回路と、在来の励磁期間だけスイッチング態
様を変化しているいわゆる汎用リレーを用い、自己保持
機能を達成するようにしてもよい。
以上のように本発明によれば、制御速変を低下すること
なく処理装置において信号源からの信号を、複数回チェ
ックすることができ、これによってノイズなどによる誤
検出を防ぐことができ、信頼性が向上される。
なく処理装置において信号源からの信号を、複数回チェ
ックすることができ、これによってノイズなどによる誤
検出を防ぐことができ、信頼性が向上される。
第１図は先行技術のブロック図、第２図は本発明の一実
施例のプ”ロック図、第８図はパルスストレッチャ回＠
２ｆｔの具体的な構成を示す電気回路図、第４図は第８
図に示されたパルスストレッチャ回路２８の動作を説明
するための波形図、第５図は本発明の池の実施例のブロ
ック図である。 ｌ・・・処理装置、５・・・制＊線、６・・・デコーダ
、７・・・マルチプレクサ、８・・・アドレス設定回路
、９・・・駆動回路、ｌＯ・・・ラッチングリレー、１
４・・・入出力制御信号線、１８・・・入力信号線、１
６・・・信号源、２８．８０・・・パルスストレッチャ
回路代理人 弁理士 西教圭一部
施例のプ”ロック図、第８図はパルスストレッチャ回＠
２ｆｔの具体的な構成を示す電気回路図、第４図は第８
図に示されたパルスストレッチャ回路２８の動作を説明
するための波形図、第５図は本発明の池の実施例のブロ
ック図である。 ｌ・・・処理装置、５・・・制＊線、６・・・デコーダ
、７・・・マルチプレクサ、８・・・アドレス設定回路
、９・・・駆動回路、ｌＯ・・・ラッチングリレー、１
４・・・入出力制御信号線、１８・・・入力信号線、１
６・・・信号源、２８．８０・・・パルスストレッチャ
回路代理人 弁理士 西教圭一部
Claims (1)
- 【特許請求の範囲】 １＋）スイッチング態様の保持機能を有する複数のリレ
一手段と、 複数の信号を並列に化生する信号源と、複数本の制御線
と、 入力信号線と、 リレ一手段と信号源からの信号とを選択するための制御
信号を制御線に共通に導出し、信号源からの信号を入力
信号線を介して敗り込む処理装置と、 制御線に接続され、制御信号の持続期間だけ、選択さｆ
１７ＩＣリレ一手段を駆動させるデコーダと、制御線に
接続され、制御信号の持続期間だけ、信号源からの選択
さｆまた信号を導出するマルチプレクサと、 マルチプレクサからの信号の持続期間を拡大するパルス
ストレッチャ回路とを含み、 娠理装首は、リレ一手段を駆動させるとき、そのリレ一
手段が動作することがでへるに・区要な時間以上の持続
期間を有する制御信号を導出し、信号源からの信号を敗
り込むときリレ一手段が動作することができるに必要な
時間未満の持続期間を有する制御信号を導出しかクパル
スストレッチャ回路からの入力信号線を介する信号の持
続期間中に複数回の受信チェックを行なうことを特徴と
する制御方式。 （２）スイッチング態様の保持機能を有する複数のリレ
一手段と、 複数の信号を並列に発生する信号源と、複数本の制ａ１
線と、 入力信号線と、 入出力選択信号線と、 リレ一手段と信号源からの信号とを選択するための制Ｋ
１１１信号を制御線区共通に導出し、信号源からの信号
を入力値＠線を介して収り込み、リレ一手段の制御およ
び信号源からの信号の収り込みのいずれかを行なうため
の入出力選択信号を入出力選択信号線に導出する処理装
置と、 制御線と入出力選択信号線とに接続され、入出力選択信
号がリレ一手段を制御すべきことを表わすとき、制御信
号によって選択されたリレ一手段を駆動させるデコーダ
と、 制御線と入出力選択信号線とに接続され、入出力選択信
号が信号源からの信号の敗り込みをすべきことを表わす
とき、信号源からの制御信号によって選択された信号を
導出するマルチプレクサと、マルチプレクー！７−から
の信号の持続期間を拡大するパルスストレッチャ回路と
を含ミ、 処理装置は、パルスストレッチャ回路からの入力信号線
を介する信号の持続期間中に複数回の受信チェックを行
なって敗り込むことを特徴とする制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22064782A JPS59109904A (ja) | 1982-12-15 | 1982-12-15 | 制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22064782A JPS59109904A (ja) | 1982-12-15 | 1982-12-15 | 制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59109904A true JPS59109904A (ja) | 1984-06-25 |
Family
ID=16754240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22064782A Pending JPS59109904A (ja) | 1982-12-15 | 1982-12-15 | 制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59109904A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61118802A (ja) * | 1984-11-15 | 1986-06-06 | Fuji Electric Co Ltd | シ−ケンスコントロ−ラのプロセス入出力装置 |
| JP2007064670A (ja) * | 2005-08-29 | 2007-03-15 | Tokyo Seimitsu Co Ltd | 表面形状測定機 |
-
1982
- 1982-12-15 JP JP22064782A patent/JPS59109904A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61118802A (ja) * | 1984-11-15 | 1986-06-06 | Fuji Electric Co Ltd | シ−ケンスコントロ−ラのプロセス入出力装置 |
| JP2007064670A (ja) * | 2005-08-29 | 2007-03-15 | Tokyo Seimitsu Co Ltd | 表面形状測定機 |
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