JPH11163701A - 極めて迅速なパワーオフ検出を行うパワーオン検出回路 - Google Patents

Abstract

(57)【要約】 【課題】 パワーオフ条件にほとんど瞬間的に応答する
パワーオン検出回路を提供する。 【解決手段】 １つの制御端子および第１電源端子とを
有する１つの電圧パルス発生用回路を含み、電圧パルス
発生用回路は、少なくとも１つの前もって選択された電
圧レベルの供給電圧が第１電源端子に加えられたとき
に、その第１共通端子に１つの電圧パルスを発生し、制
御端子に結合した１つの電圧低減用回路を含み、第１電
源端子に加えられている供給電圧が最初に、前もって決
められた電圧レベルに達するか、またはそれを超え、そ
して次に、前もって決められた電圧レベル以下に降下す
るならば、電圧低減用回路は迅速に制御端子の電圧を低
減させ、その結果、第１電源端子が前もって決められた
電圧レベルに達するか、またはそれを超えたときに、電
圧パルス発生用回路装置が迅速に、１つの他の電圧パル
スを第１共通端子に発生させることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電力（電圧）が、
いつターンオン（またはオフ）されたかを検出するため
の、そして電圧が安定動作値に復活した後に前もって決
められた条件に他の回路をリセットするイニシャルイネ
ーブル信号を、ラッチのような他の回路に提供するため
の改善された電子回路に関する。

【０００２】

【従来の技術】１つの集積回路（ＩＣ）は、何千という
トランジスタ、ゲート、ラッチ、メモリユニット他を含
んでおり、そして１つの極めて大きな大規模集積回路
（ＶＬＳＩ）回路は１つのシリコンチップ上に１００万
またはそれ以上の能動素子を含んでいる。それらの素子
は、異なる種類の複雑な回路に組織され、広い範囲の用
途に使われる。適当な動作のため、これら回路の幾つか
は電源がターンオンされたとき、用語「イニシャライ
ズ」として知られる処理によって回路のそれら素子がメ
モリにセットされた前もって決められた条件またはパタ
ーンにセットされることを必要とする。そのような処理
は当業技術において良く知られており、そしてたとえば
そのような処理は前もって決められた望ましい初期パタ
ーンとなるよう多くの「ラッチ」（メモリセル）を初期
的にセッティングすることによって達成される。そのよ
うなラッチの初期セッティングは、短い瞬間であったと
してもターンオフされた後回路への電力が再びターンオ
ンされるつど実行される必要がある。

【０００３】いつ電源電圧がＩＣに来て、そして安定的
な、十分な動作レベルに達するかを検出するため、電力
がオンとなったときを検出するための回路が以前から開
発されている。たとえば、電力が最初にターンオンさ
れ、そして供給電圧がゼロから上昇し始めるとき、パワ
ーオン検出回路がこの条件を感知し、そして供給電圧が
十分なレベルに達する前であっても１つの短いパルスを
直ちに発生させる。さらにこの短いパルスは、より長
い、いくらか遅延されたパワーオン信号（ＰＷＲＯＮ）
を発生させるのに用いられ、このパワーオン信号はこれ
に結合されているラッチを適切に「イニシャライズ」さ
せて、それらの前もって決められたセッティングを生じ
させる。その後、安定した、十分な動作レベルにある供
給電圧を用いてラッチはそれらの動作用プログラムの１
部として、今やそれらの中に蓄積されている情報を他の
回路（すなわち、ＩＣの主回路）に連続的に送り続け
る。電力がターンオンされたとき、瞬間的であったとし
ても、ラッチはそれらのセッティングを失い、そして電
力が復活したときリセット（イニシャライズ）されなけ
ればならない。ラッチを適切にセット（またはリセッ
ト）することに失敗すれば、主回路の間違った、または
不正な動作が生ずることは良く知られている。

【０００４】たとえば、装置（たとえば大規模コンピュ
ータ）が最初にターンオンされたとき、急激な負電圧遷
移が生じ、装置内の種々の回路はわずかな差異時間をも
って電力供給を受ける。そのような負電圧遷移はランダ
ムであり、そしていつでも電力がターンオンされた後に
生じる。そのような負電圧遷移が生じるときには、ラッ
チはそれらの適切なセッティングを失ってしまう。ラッ
チが直ちにリセットされなければ、電力が直ちに復活し
た場合でも主回路は適切に動作できない。従来のパワー
オン検出回路はそのような急激な負電圧遷移に十分迅速
に応答することができず、そしてその結果、電力が再び
到達したときラッチは不適切なセットのままであった。

【０００５】

【発明が解決しようとする課題】パワーオフ条件にほと
んど瞬間的に応答する、そしてチップ上の主回路ととも
にＶＬＳＩ回路チップ上に製造されるよう適応できる、
パワーオン検出回路を提供することが本発明の目的であ
る。

【０００６】

【課題を解決するための手段】上記課題は本発明によ
り、１つの制御端子および第１電源端子とを有する１つ
の電圧パルス発生用回路を含み、電圧パルス発生用回路
は、少なくとも１つの前もって選択された電圧レベルの
供給電圧が第１電源端子に加えられたときに、その第１
共通端子に１つの電圧パルスを発生し、制御端子に結合
した１つの電圧低減用回路を含み、第１電源端子に加え
られている供給電圧が最初に、前もって決められた電圧
レベルに達するか、またはそれを超え、そして次に、前
もって決められた電圧レベル以下に降下するならば、電
圧低減用回路は迅速に制御端子の電圧を低減させ、その
結果、第１電源端子が前もって決められた電圧レベルに
達するか、またはそれを超えたときに、電圧パルス発生
用回路装置が迅速に、１つの他の電圧パルスを第１共通
端子に発生させることができるように構成して解決され
る。

【０００７】本発明は基本的には、用いられている電源
の電圧がいつターンオンし、そして前もって選択されて
いる電圧レベルに達したかを検出するパワーオン検出回
路に関する。この条件に応答して、回路は１つの電圧パ
ルスを発生する。もし、電源電圧の電圧レベルが何らか
の理由（たとえば急峻な短時間ノイズスパイク）によっ
て前もって選択されているレベル以下に降下するなら
ば、回路は迅速にその制御（共通）端子の電圧を放電さ
せ、そして前もって選択されたレベルへの電源電圧の復
帰に応答して回路が迅速に１つの他の電圧パルスを発生
させることを可能とする。

【０００８】

【発明の実施の形態】１つの特色においては、本発明は
電圧パルス発生回路と電圧低減用回路装置とを含む、パ
ワーオン検出回路を指向している。１つの制御端子と第
１電源端子とを持つ電圧パルス発生回路装置は、少なく
とも前もって選択された電圧レベルの供給電圧が第１電
源端子に加えられたとき、その第１共通端子に１つの電
圧パルスを発生する。第１電源端子に加えられている供
給電圧が最初に、前もって選択された電圧レベルに達す
るか、またはそれを超えて、そして次に前もって選択さ
れた電圧レベルの下にまで降下するならば、制御端子に
結合されている電圧低減用回路装置は制御端子の電圧を
急激に低減させ、その結果第１電源端子が再び、前もっ
て選択された電圧レベルに達するか、または超えたと
き、電圧パルス発生用回路装置は第１共通端子に別の電
圧パルスを急激に発生することができる。

【０００９】他の特色を見ると、本発明はパワーオン検
出回路を指向している。このパワーオン検出回路は、第
１および第２ｐチャンネル電界効果トランジスタと、第
１および第２ｎチャンネル電界効果トランジスタと、抵
抗性装置と、そして寄生容量性装置とを含んでいる。各
トランジスタは、ゲートと、そして第１および第２出力
端子を有している。抵抗性装置は、第１および第２端子
を有しており、第１および第２端子の間に抵抗を備えて
いる。寄生容量性装置は、電荷を蓄積する。全てのトラ
ンジスタのゲートと、第２ｐチャンネルおよびｎチャン
ネルトランジスタの第１出力端子と、抵抗性装置および
容量性装置の第１端子とは、全て第１共通端子に結合さ
れる。第１ｐチャンネルトランジスタの第１出力端子
と、第２ｐチャンネルトランジスタの第２出力端子と、
そして第２ｎチャンネルトランジスタの第２出力端子と
は、全て第１電源端子に結合される。第１ｐチャンネル
トランジスタの第２出力端子と、そして第２ｎチャンネ
ルトランジスタの第１出力端子とは、パワーオン検出回
路の出力端子に結合される。抵抗性装置の第２端子と、
第１ｎチャンネルトランジスタの第２出力端子とは、第
２電源端子に結合される。

【００１０】本発明のよりよい理解と、その重要な利点
の十分な評価とは、添付図面および特許請求の範囲と関
連して与えられる以下の説明を検討することにより得る
のが最善である。

【００１１】

【実施例】図１を参照すると、主回路１６、ラッチおよ
びリセット回路１４、および本発明によるパワーオン検
出回路１２を含む装置１０が示されている。装置１０は
標準的に１つの集積回路チップ上に集積されている。集
積回路チップは、コンプレメンタリ酸化金属半導体（Ｃ
ＭＯＳ）技術を用いて（示されていない）１つのシリコ
ンウェファの部分から形成される。例えば、装置１０は
１００万またはそれ以上のコンポーネントを含んでいる
こともある。そのようなチップの設計および製造は、当
業技術者にとっては良く知られており、ここではそれ以
上の説明を要しない。電源電圧（＋ＶＣＣ）は、端子１
８に接続され、これは他方で回路１２および回路１４並
びに１６に接続される。基準電源電圧（たとえば、グラ
ンド）は端子２２に、そして回路１２および回路１４並
びに１６に接続される。端子１８および２２は、それぞ
れ、第１および第２電源端子として示される。パワーオ
ン検出回路１２は標準的に、装置１０の単に極めて小さ
な部分であり、標準的には比較的低い電力（たとえばマ
イクロワット）を消費するのみである。

【００１２】電力がターンオン（または中断の後の戻り
ターンオン）されたとき、適切な時間遅延の後にパワー
オン検出回路１２はリード２４を通してラッチおよびリ
セット回路１４にＰＷＲＯＮ信号を加える。ＰＷＲＯＮ
信号の受取によって、ラッチは初期的な、前もって決め
られた条件にセットまたはリセットされる。ラッチの設
計および動作、並びにそれらがどのようにして初期的に
前もって決められたセッティングにセットされるかは当
業技術者には良く知られており、そしてここではこれ以
上の説明を要しない。ラッチ１４からの情報は、複数の
リード２６を通して主回路１６に加えられる。良く知ら
れているように、パワーオフされ、そしてオンとなった
後に、ラッチ１４のイニシャライズまたはプリセッティ
ングは主回路１６の適切な動作のために重要である。主
回路１６の設計および動作は、当業技術者によって良く
知られており、そしてここではこれ以上の説明を要しな
い。

【００１３】図２を参照すると、図１のパワーオン検出
回路１２の１つの実施例が、１部は回路図形式で、そし
て１部はブロック形式で示されている。回路１２は、ｐ
チャンネル電界効果トランジスタ（ＦＥＴ）３２および
３８、ｎチャンネル電界効果トランジスタ（ＦＥＴ）３
０および４０、抵抗器３４、（標準的には抵抗器３４と
トランジスタ３０、３２、３８および４０に関連した容
量である）コンデンサ３６、（ブロック図で示されてい
る）波形整形ユニット４２、（ブロック図で示されてい
る）パルス遅延ユニット４４、および（ブロック図で示
されている）バッファインバータユニット４６を含んで
いる。トランジスタ３０、３２、３８および４０は標準
的に酸化金属シリコン（ＭＯＳ）形であり、そしてＭＯ
ＳＦＥＴとして示される。各トランジスタはゲート、そ
して第１および第２出力端子を有している。トランジス
タ３２、３８および４０と抵抗器３４の組み合わせは電
圧パルス発生用装置として示されることができる。トラ
ンジスタ３０は、電圧低減用装置として示されることが
できる。抵抗器３４は、抵抗性装置として、そしてコン
デンサ３６は容量性装置として示されることができる。
ｐチャンネルトランジスタにおいては、電流はソースか
らドレインへと流れる。こうして、ソースは第１出力端
子であり、そしてドレインは第２出力端子である。ｎチ
ャンネルトランジスタにおいては、電流はドレインから
ソースに流れ、そしてこのため第１出力端子はドレイン
であり、そして第２出力端子はソースである。波形整形
ユニット４２、パルス遅延ユニット４４およびバッファ
インバータユニット４６は、当業技術者には良く知られ
ている回路であり、そしてここではこれ以上の説明を要
しない。＋ＶＣＣおよびグランドからそれらへの電力の
接続もまた、この事実によって示されていない。

【００１４】トランジスタ３０、３２および３８のソー
スは、電圧源＋ＶＣＣに結合されている端子１８に結合
されている。（＋ＶＣＣとして示されている）電圧電源
は（ターンオフ時）０ボルトであるか、または（ターン
オン時）＋ＶＣＣボルトのレベルに上昇することができ
る。こうして、端子１８に加えられる電圧は０と＋ＶＣ
Ｃボルトの間であることができる。電源がターンオンし
ているときでも、ノイズスパイクは端子１８を＋ＶＣＣ
よりも小さくさせることができる。トランジスタ３０お
よび３２のゲートおよびドレイン、トランジスタ３８お
よび４０のゲート、抵抗器３４の第１端子およびコンデ
ンサ３６の第１端子は全て、端子５０に結合される。抵
抗器３４およびコンデンサ３６の第２端子、およびトラ
ンジスタ４０のソースは、端子２２に、そしてグランド
として示されている基準電圧供給に結合する。トランジ
スタ３８および４０のドレインは、波形整形ユニット４
２の入力に、そして端子５２に結合される。波形整形器
４２の出力は、パルス遅延ユニット４４の入力に、そし
て端子５４に結合される。パルス遅延ユニット４４の出
力は、バッファインバータユニット４６の入力に、そし
て端子５６に結合される。バッファインバータユニット
４６の出力は、ライン２４に結合され、そして出力信号
ＰＷＲＯＮを発生させる。端子５０にともに結合されて
いる、そのゲートおよびドレインを持つ、１つのダイオ
ードとして接続されているトランジスタ３０は、端子５
０上の電圧が端子１８におけるそれよりもより正である
とき、端子５０から端子１８への方向においてのみ電流
を導通させる。このことは後により詳細に説明される。
トランジスタ３２もまた、ともに端子５０に結合され
た、そのゲートおよびドレインを持つ１つのダイオード
として接続されている。パワーオン検出回路１２内の素
子の数およびサイズは比較的小さく、そしてそのためチ
ップ上の多くのエリアを必要とすることなく、ＣＭＯＳ
技術を用いて集積回路チップ上に製造することが可能で
ある。初期的パワーオン検出の間の、端子１８、５０、
５２、５４および５６そしてリード２４（ＰＷＲＯＮ）
における電圧波形が以下に詳細に説明される。

【００１５】電源電圧が最初にターンオンされたとき、
端子１８における電圧はゼロである。この電圧が、ダイ
オード接続されているｐチャンネルトランジスタ３２の
スレッショールド電圧（Ｖｔｈ）より上に上昇すると、
トランジスタ３２は抵抗器３４を通して端子２２および
グランドに電流を導通させ始める。その後、端子１８に
おける供給電圧が上昇し続けると、端子５０における電
圧は抵抗器３４を通る電流および増加する供給電圧に比
例して上昇する。

【００１６】端子１８における供給電圧がトランジスタ
３８および４０のスレッショールド電圧（Ｖｔｈ）より
も上昇すると、これらトランジスタはターンオンを開始
する。正味の結果は、端子５２が最初に＋ＶＣＣに向か
ってプルアップされ、そして次にトランジスタ４０が急
激にターンオンし、そしてトランジスタ３８がターンオ
フされ、端子５２上の電圧はグランドに降下する。電力
がターンオンされたことによる、端子５２における電圧
の上昇および続く降下は、短い継続時間を持つパルスを
生じさせ、そしてリード２４上に適切に遅延されたＰＷ
ＲＯＮを発生させる結果となる。これは以下により詳細
に説明される。

【００１７】端子１８における供給電圧が安定的な動作
レベル（たとえば約＋３．３ボルト）に達したとき、端
子５０上の電圧はそのレベルからダイオード接続された
トランジスタ３２のスレッショールド電圧を差し引いた
電圧（＋ＶＣＣ−Ｖｔｈ）に保たれる。端子５２は、端
子５０における正電圧によってオンに保たれているター
ンオントランジスタ４０によってゼロレベルに保たれて
いる。トランジスタ３８は基本的に端子５０上の正電圧
によってオフにバイアスされている。トランジスタ３
２、３８および４０のスレッショールド電圧は標準的に
同じ（例えば、それぞれ約０．６ボルト）である。トラ
ンジスタ３０のスレッショールド電圧Ｖｔｈは、トラン
ジスタ３２、３８および４０のそれが標準的に約０．３
ボルトであるのに比べて、標準的にそれよりも低い。こ
れらは本発明の重要な設計特色である。

【００１８】一旦供給電圧がフルレベル（＋ＶＣＣ）に
達したならば、トランジスタ３２によって引き出される
電流を小さく保つため、抵抗器３４は高い抵抗値（例え
ば約２メグオーム）を持つように選択される。この高抵
抗を達成するために、抵抗器３４は標準的に、比較的大
きな拡散エリアを持つ１つの拡散デバイスとして製造さ
れるが、この技術は当業技術者に良く知られている。し
かし、この大きな拡散エリアの結果として、抵抗器３４
はこれと関連した、比較的大きな寄生容量（たとえば、
約１ピコファラッド）を有することになり、これはコン
デンサ３６によって表されている。コンデンサ３６はさ
らに、トランジスタ３８および４０のゲートに関連し
た、そしてトランジスタ３０および３２のゲートおよび
ドレインに関連した寄生容量をも含んでいる。（寄生容
量）コンデンサ３６の比較的大きな値は、特に本発明に
関しては、パワーオン検出回路１２が＋ＶＣＣのレベル
に重ね合わせられた急激な、短い継続時間を持つ負電圧
遷移に迅速に応答することを、そして次に新しいＰＷＲ
ＯＮ信号を発生することを不可能とさせる。このことは
後に詳しく説明される。もし、回路１２が、供給電圧に
おける急激な負遷移に十分迅速に応答することができな
ければ、ラッチおよびリセット回路１４内のラッチの謝
った（ランダムな）セッティングが行われ、主回路１６
の不適切な動作が生じる。

【００１９】上に説明されたように、供給電圧がターン
オンされ、そしてあるレベルの上に上昇したとき、電圧
パルスが端子５２に発生される。端子５２における電圧
パルスは波形整形ユニット４２に加えられ、波形整形ユ
ニットはシャープな立ち上がりおよび立ち下がりエッジ
を持つ整形されたパルスを発生する。端子５４に現れ
る、この整形されたパルスはパルス遅延ユニット４４に
加えられ、遅延ユニットは端子５６にかなり（例えば約
１マイクロ秒だけ）遅延された立ち下がりエッジを持つ
引き延ばされた電圧パルスを発生する。端子５６におけ
る、引き延ばされた、そして遅延された電圧パルスはバ
ッファインバータユニット４６に加えられ、バッファイ
ンバータユニットはリード２４上に適切に（例えば約１
マイクロ秒だけ）遅延されたポジティブゴーイングＰＷ
ＲＯＮ信号を発生し、これは端子１８における供給電圧
が十分に動作用レベルにおいて十分に安定していること
を表している。リード２４を通してＰＷＲＯＮ信号がラ
ッチおよびリセット回路１４（図１参照）に加えられた
ときだけ、ラッチがその前もって決められた初期条件に
適切にセット（またはリセット）される。もし、端子１
８における電源電圧が急激にあるレベル（例えば約＋
０．４ボルト）以下に低下するならば、ラッチはそれら
のセッティングを失い、そしてランダムにリセットされ
る。このことは、供給電圧が再び上昇し、新しいＰＷＲ
ＯＮ信号が発生されて、ラッチが適切に再イニシャライ
ズされるまで続く。本発明は、単にナノ秒で終了する電
力中断であっても、新しいＰＷＲＯＮ信号が発生される
ことを確実にするものである。当然、長時間で終了する
パワーオフ条件においても、上に説明されたように新し
いＰＷＲＯＮ信号が発生される結果となる。

【００２０】図３を参照すると、電力がターゲットオン
されたときにパワーオン検出回路１２における端子１
８、５０、５２、５４および５６並びにリード２４にお
いてそれぞれ出現する、関連する電圧波形６２、６３
０，６４、６５、６６および６７を概略的に描いたグラ
フ６０が示されている。グラフ６０の垂直軸はそれぞれ
種々の波形の電圧「０」から「＋」を表しており、そし
て水平軸は時間を示している。波形は必ずしも、正しい
尺度ではない。

【００２１】波形６２は、開始時間「Ｔｓｔａｒｔ」に
おいて電力がターンオンされたときに、端子１８におい
て上昇する電圧を示している。電圧はポイント７０にお
けるゼロ（０）から、時間「ＴＯＮ」におけるポイント
７１でのフルレベル（たとえば、約＋３．３Ｖ）まで上
向きの傾斜ライン７２に沿って上昇する。「Ｔｓｔａｒ
ｔ」から「Ｔｏｎ」までの経過時間は、たとえば１マイ
クロ秒よりも小さい。故意のターンオフまで、または意
図しない中断まで、電力はポイント７１によって示され
るフルレベル（＋ＶＣＣ）にとどまっている。波形６２
のライン７２上のポイント７３と時間Ｔ１で示される電
圧レベルに達したとき、トランジスタ３２のスレッショ
ールド電圧（Ｖｔｈ）を超えて、トランジスタ３２はタ
ーンオンする。波形６３によって表されている、端子５
０における電圧が次に、ポイント７４においてゼロから
ライン７６に沿って上昇し始め、時間「Ｔｏｎ」におい
てポイント７８に達する。ライン７６は、波形６２のラ
イン７２と同じ傾斜を有している。（電力がオンにとど
まっている限り）端子５０の電圧はその後ポイント７８
のレベルに維持される。前に説明されたように、このレ
ベルは＋ＶＣＣからトランジスタ３２のスレッショール
ド電圧Ｖｔｈ（約０．６Ｖ）の大きさをマイナスしたも
のである。

【００２２】時間Ｔ１において、端子５０における電圧
がゼロから上昇し始めると、トランジスタ３８および４
０の両方はターンオンし、そして波形６４によって示さ
れている端子５２における電圧はポイント８０および時
間Ｔ１においてゼロから上昇して、短い継続時間のパル
ス８２を形成するが、これは次にポイント８４および時
間Ｔ２において急激にゼロに戻り降下する。時間Ｔ２に
おいて、トランジスタ３８はバイアスがオフされ、そし
てトランジスタ４０は強度にバイアスオンされる。波形
６２のライン７２に沿ったポイント８６によって表され
る、端子１８の電圧レベルは、トランジスタ３８がバイ
アスオフされ、そしてトランジスタ４０が強度にバイア
スオンされるレベルである。

【００２３】端子５２における丸くなったパルス８２
は、波形整形器ユニット４２によって整形され、波形６
５に見られるように、端子５４において整形されたパル
ス８８を発生する。パルス８８はパルス遅延ユニット４
４によって継続時間が延長されて、端子５６において波
形６６のパルス９０を発生させる。パルス９０は、時間
Ｔ１からＴ３まで延長され、たとえばこの周期は約１マ
イクロ秒である。時間Ｔ３であるパルス９０の終わりま
でに、端子１８における電圧（波形６２）は完全な動作
レベル（＋ＶＣＣ）に安定されていることに注目され
る。

【００２４】時間Ｔ３においてパルス９０が終了すると
き、波形６７によって示されるように、バッファインバ
ータユニット４６は、リード２４に信号９２を加える。
信号９２はリード２４を通してラッチおよびリセット回
路１４（図１）に加えられるようなＰＷＲＯＮ信号であ
る。ラッチがイニシャライズされた後には、端子１８に
おける供給電圧がターンオンされ、そして次にターンオ
ン戻しされるときに、次のＰＷＲＯＮ信号が発生される
のみである。本発明は、パワーオフ条件のほとんど瞬間
的な検出を提供し、これによって、電力が単に数ナノ秒
だけ中断したとしても、ラッチをリセットするための新
しいＰＷＲＯＮ信号が発生されることを確実にする。

【００２５】トランジスタ３２、３８および４０、並び
に抵抗器３４（図２）は、それらが１つのインバータと
して接続されるパルス形成回路網を構成する。供給電圧
が十分に（フルレベルまたはそれに近いレベルにまで）
上昇したとき、端子５０の電圧は（僅かに供給電圧を下
回る電圧に）保持され、そして端子５２における電圧は
ゼロに低下されて保たれている。しかし、当業技術者に
良く知られているように、それらトランジスタはそれぞ
れのスレッショールド電圧付近で非線形スレッショール
ド導通特性を有している。このため、端子１８における
（波形６２の）供給電圧が最初にターンオンし、（時間
＝Ｔｓｔａｒｔ）、そしてゼロから＋ＶＣＣ（Ｔｏｎ）
まで上昇するとき、トランジスタ３２、３８および４
０，並びに抵抗器３４の回路網は時間インターバルＴ１
からＴ２において、端子５２に波形６４のパルス８２を
発生させる。標準的には継続時間において１マイクロ秒
の単に小さな部分にすぎないこのパルス８２は、供給電
圧がその動作レベル＋ＶＣＣ（約＋３．３Ｖ）において
安定した後、適切な、かなり遅れた時間（Ｔ３）におい
てＰＷＲＯＮ信号９２を発生させる。

【００２６】ここで与えられている説明において、端子
５０の電圧波形６３は、時間Ｔｓｔａｒｔにおいてゼロ
ボルトである。その後、時間Ｔ１の後、端子５０におけ
る電圧は（波形６２の）端子１８における電圧とともに
一致して上昇するが、しかし、ダイオード接続されたｐ
チャンネルトランジスタ３２のスレッショールド電圧Ｖ
ｔｈの大きさに等しい量だけ振幅において低められてい
る。トランジスタ３２、３８および４０のスレッショー
ルド電圧Ｖｔｈはすべて大きさにおいて等しい（約０．
６ボルト）ことを再び注目すべきである。

【００２７】もし、電力がターンオンされたとき、端子
５０における電圧が近似的にゼロより上のレベルにおい
て（たとえば、大きさにおいてトランジスタ３８または
４０のスレッショールド電圧Ｖｔｈに等しい電圧におい
て）開始されるならば、端子１８における供給電圧が波
形６２のライン７２に沿って上昇するのに従い、Ｔ１か
らＴ２までの間に、端子５２（波形６４）においてパル
ス８２が適切に形成されることはない（または全く形成
されない）。結果として、電力がターンオンされ、そし
て供給電圧が上昇し始めたとき、新しいＰＷＲＯＮ信号
９２は発生されることはない。本発明は、電力がターン
オフされるか、または急激に中断されるとき、端子５０
がほとんど瞬間的にゼロ付近（たとえば、約＋０．４ボ
ルト以下）にほとんど瞬間的に戻ることを確実にする。
こうして、パワーオフ直後、または後の時間のいずれに
おいても電力がターンオン戻りしたときにはいつでも、
端子５２における新しいパルス８２および、リード２４
上の新しいＰＷＲＯＮ信号９２が確実に発生される。

【００２８】図４を参照すると、パワーオン検出回路１
２への電力が（たとえば急激な負電圧遷移によって）タ
ーンオフされたとき、端子１８における、そして端子５
０におけるそれぞれの電圧対時間を概略的に描いたグラ
フ１００が示されている。グラフ１００の垂直軸はボル
トにおける電圧を示しており、そして水平軸はナノ秒に
おける時間を示している。グラフ１００は端子１８にお
ける＋ＶＣＣを表しているポイント１０３から、ポイン
ト１０４におけるゼロへの数ナノ秒において降下する第
１ネガティブゴーイング電圧波形１０２（パワーオフ）
を示している。この電圧波形１０２は、端子１８への電
力が数ナノ秒でも中断されたときにはそこにおける電圧
はほとんど瞬間的にゼロに降下することを描いている。

【００２９】グラフ１００はまた、端子５０上の電圧を
表している第２ネガティブゴーイング電圧波形１０６を
も示している。ここで描かれている端子５０における初
期電圧レベルは、垂直軸上のポイント１０７によって示
されているように、ｐチャンネルトランジスタ３２（図
２）のスレッショールド電圧Ｖｔｈの大きさだけ＋ＶＣ
Ｃより低いことは既に説明されている。

【００３０】ｎチャンネルトランジスタ３０（図２参
照）は、バス２０を通して端子１８に接続されているそ
のソースおよび、端子５０と共通に接続されているその
ドレインおよびゲートによってダイオード接続されてい
ることを再び注目すべきである。こうして、端子１８に
おける電圧が、端子５０上の電圧よりもトランジスタ３
０のスレッショールド電圧Ｖｔｈ（約０．３ボルト）の
大きさよりもさらに降下するまで、トランジスタ３０は
導通することはない。トランジスタ３０が導通するレベ
ルは、ポイント１０８によってグラフ１００の垂直軸上
に表されている。トランジスタ３０が導通するとき、こ
れはコンデンサ３６（寄生容量）上の電荷をグランドに
分岐させ、その結果端子１８上の電圧がその急激な降下
（電圧波形１０２）を続けるのに従って、端子５０上の
電圧（電圧波形１０６）は直ちにそれに従う。

【００３１】電圧波形１０２がゼロに向かって降下する
と、これはポイント１０９を通過する。ポイント１０９
は水平線１１０によって表される電圧レベルであり、そ
して「Ｖｎｅｗ」（約０．４ボルト）として表示されて
いる。この電圧レベルＶｎｅｗは、ｐチャンネルトラン
ジスタ３２の、ｐチャンネルトランジスタ３８の、そし
てｎチャンネルトランジスタ４０のスレッショールド電
圧Ｖｔｈ（約０．６ボルト）よりも下であり、そしてこ
れらのトランジスタはターンオフとなっている。しか
し、そのスレッショールド電圧Ｖｔｈ（約０．３ボル
ト）に達するまで、ダイオード接続されたｎチャンネル
トランジスタ３０は導通を継続する。こうして、端子５
０の電圧波形１０６はポイント１１２における水平線１
１０（Ｖｎｅｗ）以下に急速に降下する。ポイント１１
２は、ポイント１０９から単に数ナノ秒だけしか離れて
いないこと入力注目すべきである。端子５０および電圧
波形１０６が約＋０．３ボルト（トランジスタ３０のス
レッショールド電圧Ｖｔｈに大きさにおいて等しい）に
降下した後、トランジスタ３０は導通を終了させる。そ
の後、コンデンサ３６は僅かに抵抗器３４を通して放電
し、そして電圧波形１０６は指数的に、（グラフ１００
上では示されていない）より遅い時間にゼロに減退する
全体的に水平な曲線に従う。

【００３２】電圧レベルＶｎｅｗは、ラッチおよびリセ
ット回路１４におけるラッチがそれらのイニシャライズ
されたセッティングを失い、そしてそのためリセットさ
れることが必要な電圧レベルの上にある。ラッチセッテ
ィングは端子１８における電圧がＶｎｅｗの上にある限
りはそのまま残されている。何らかの出来事によって、
端子１８（および端子５０）における電圧がどの時点で
もＶｎｅｗより下に降下すると、新しいＰＷＲＯＮ信号
が自動的にリード２４に加えられ、そしてラッチはリセ
ットされる。

【００３３】グラフ１００はまた、破線によって仮想的
な電圧波形１２０を示している。この仮想電圧波形１２
０は、ダイオード接続されたｎチャンネルトランジスタ
３０（図２）の存在しない場合の、端子５０における
（電圧波形１０２によって示されるような電力が急激に
中断されたときの）電圧減衰を概略的に描いている。仮
想的電圧波形１２０が描いているように、端子５０にお
ける電圧はコンデンサ３６からの電荷がほとんど高抵抗
の抵抗器３４を通して流れるために、（電圧波形１０６
に比べて）比較的遅いレートで指数的に減衰する。端子
５０における電圧がＶｎｅｗ（水平線１１０）のレベル
以下に降下するのに長い時間（たとえば、おおよそ１マ
イクロ秒またはその前後−ここでは示されない）が必要
である。そのような時間の間に、端子１８における電圧
が容易に戻ることもあり得る（グラフ１００では示され
ていない）が、しかしこの仮想した場合においては新し
いＰＷＲＯＮ信号は発生されない。その結果、ラッチは
リセットされない。前に説明されたように、このような
条件を避けることは極めて重要である。

【００３４】開示されたパワーオン検出回路における種
々の変更が当業技術者にとっては想定されるかも知れ
ず、そして添付された特許請求の範囲に記されている本
発明の精神および範囲から離れることなく、製造するこ
とも可能である。たとえば、開示されたものと異なる電
圧レベルおよびスレッショールド電圧を用いることもで
き、そしてパルス遅延およびオンおよびオフ時間も所定
用途に関して最善となるよう変更することができる。さ
らに、パワーオン検出回路は特定サイズのＩＣに、また
はＩＣ上の特定の他の（主）回路に用いられるよう限定
されることもない。さらに、抵抗器３４の抵抗は必要と
される最適なレベルに変更することができる。さらに、
トランジスタの導電型式は反転することができ、そして
負レベルおよびグランドを電源レベルとすることもでき
る。

【図面の簡単な説明】

【図１】ラッチとリセット回路、主回路および本発明に
よって提供されるパワーオン検出回路を含む装置を示す
図である。

【図２】本発明によって提供されるパワーオン検出回路
のより詳細を示す、部分的にブロック形式で描かれた回
路図である。

【図３】図２のパワーオン検出回路の種々のノードにお
いて発生される関連する波形を概略的に示すグラフであ
る。

【図４】急激な負電圧波形を持つパワーオフ条件を概略
的に描くグラフ、そしてまた本発明によって提供される
急速パワーオフ検出を説明する、パワーオン検出回路内
の１つのノードにおける結果的な電圧波形を示す図、並
びに本発明が存在しないパワーオン検出回路による望ま
しくない緩やかなパワーオフ検出を説明する、同じノー
ドにおける（破線で示される）想定的な電圧波形をさら
に示す図である。

【符号の説明】

１０ 装置 １２ パワーオン検出回路 １４ ラッチおよびリセット回路 １６ 主回路 １８ 電源電圧（＋ＶＣＣ）端子 ２０ バス ２２ 基準電源電圧（たとえば、グランド）端子 ２４ リード ２６ 複数のリード ３０ ｎチャンネルトランジスタ ３２ ｐチャンネルトランジスタ ３４ 抵抗器 ３６ コンデンサ ３８ トランジスタ ４０ トランジスタ ４２ 波形整形器ユニット ４４ パルス遅延ユニット ４６ バッファインバータユニット ５０ 端子 ５２ 端子 ５４ 端子 ５６ 端子 ９２ ＰＷＲＯＮ信号

Claims (13)

【特許請求の範囲】
1. 【請求項１】 パワーオン検出回路において、 １つの制御端子および第１電源端子とを有する１つの電
   圧パルス発生用回路を含み、 電圧パルス発生用回路は、少なくとも１つの前もって選
   択された電圧レベルの供給電圧が第１電源端子に加えら
   れたときに、その第１共通端子に１つの電圧パルスを発
   生し、 制御端子に結合した１つの電圧低減用回路を含み、 第１電源端子に加えられている供給電圧が最初に、前も
   って決められた電圧レベルに達するか、またはそれを超
   え、そして次に、前もって決められた電圧レベル以下に
   降下するならば、電圧低減用回路は迅速に制御端子の電
   圧を低減させ、その結果、第１電源端子が前もって決め
   られた電圧レベルに達するか、またはそれを超えたとき
   に、電圧パルス発生用回路装置が迅速に、１つの他の電
   圧パルスを第１共通端子に発生させることができる、こ
   とを特徴とするパワーオン検出回路。
2. 【請求項２】 電圧パルス発生用回路が第２電源端子を
   含み、 電圧低減用回路装置が、制御端子と第１電源端子との間
   に結合される、請求項１記載のパワーオン検出回路。
3. 【請求項３】 電圧パルス発生用回路が、第１および第
   ２ｐチャンネル電界効果トランジスタおよび第１ｎチャ
   ンネル電界効果トランジスタとを含み、 トランジスタの各々は１つのゲートと、第１および第２
   出力端子とを有し、 電圧パルス発生用回路が、抵抗性装置を含み、 抵抗性装置は第１および第２端子を有し、前記第１およ
   び第２端子間に抵抗を提供し、 電圧低減用回路装置が、１つのゲートと、第１および第
   ２出力端子とを有する第２ｎチャンネル電界効果トラン
   ジスタを含み、 第１および第２ｐチャンネルトランジスタの、そして第
   ２ｎチャンネルトランジスタの第１出力端子が第１電源
   端子に結合され、 全てのトランジスタのゲートと、第２ｐチャンネルおよ
   びｎチャンネルトランジスタの第２出力端子と、抵抗性
   装置の第１端子とが互いに第１共通端子に結合され、 第１ｐチャンネルトランジスタの第２出力端子と、第１
   ｎチャンネルトランジスタの第１出力端子とが互いに第
   ２共通端子に結合され、 抵抗性装置の第２端子と、第１ｎチャンネルトランジス
   タの第２出力端子とが第２電源端子に結合される、請求
   項２記載のパワーオン検出回路。
4. 【請求項４】 共通端子が、これと関連する容量を有し
   ている、請求項３記載のパワーオン検出回路。
5. 【請求項５】 パワーオン検出回路において、 第１および第２ｐチャンネル電界効果トランジスタなら
   びに第１および第２ｎチャンネル電界効果トランジスタ
   を含み、 トランジスタの各々は１つのゲートと、第１および第２
   出力端子とを有し、 抵抗性装置を含み、 抵抗性装置は第１および第２端子を有し、第１および第
   ２端子間に抵抗を提供し、 電荷を蓄積する寄生容量性装置を含み、 全てのトランジスタのゲートと、第２ｐチャンネルおよ
   びｎチャンネルトランジスタの第１出力端子と、抵抗性
   装置の第１端子と、容量性装置の全ては、第１共通端子
   に結合され、 第１ｐチャンネルトランジスタの第１出力端子と、第２
   ｐチャンネルトランジスタの第２出力端子と、第２ｎチ
   ャンネルトランジスタの第２出力端子とは、第１電源端
   子に結合され、 第１ｐチャンネルトランジスタの第２出力端子と、第１
   ｎチャンネルトランジスタの第１出力端子とは、パワー
   オン検出回路の出力端子に結合され、 抵抗性装置の第２端子と、第１ｎチャンネルトランジス
   タの第２出力端子とは、第２電源端子に結合される、こ
   とを特徴とするパワーオン検出回路。
6. 【請求項６】 ｐチャンネルトランジスタおよび第１ｎ
   チャンネルトランジスタのスレッショールド電圧が、第
   ２ｎチャンネルトランジスタのスレッショールド電圧と
   異なっている、請求項５記載のパワーオン検出回路。
7. 【請求項７】 ｐチャンネルトランジスタおよび第１ｎ
   チャンネルトランジスタのスレッショールド電圧が全
   て、約０．６ボルトであり、 第２ｎチャンネルトランジスタのスレッショールド電圧
   が約０．３ボルトである、請求項５記載のパワーオン検
   出回路。
8. 【請求項８】 抵抗性装置が約２メグオームの抵抗器で
   ある、請求項５記載のパワーオン検出回路。
9. 【請求項９】 パルス整形および遅延装置を含み、 パルス整形および遅延装置は第２共通端子に結合された
   １つの入力を有し、 パルス整形および遅延装置は１つの出力を有し、 その出力は、電力がターンオンされることによつてセッ
   トされるべきラッチに結合されることが適切な電圧パル
   ス信号を発生する、請求項５記載のパワーオン検出回
   路。
10. 【請求項１０】 コンプレメンタリ酸化金属半導体放散
    技術によって集積回路チップ上に実現された、そして電
    力がオンとなった時の動作の間にラッチから必要な情報
    を受け取る主回路を含む、回路およびラッチに結合され
    た電源がターンオンした後に、ラッチの初期プリセット
    条件へのセッティングを有効にするパワーオン信号を発
    生させるためのパワーオン検出回路において、 第１および第２ｐチャンネル電界効果トランジスタと、
    第１および第２ｎチャンネル電界効果トランジスタとを
    含み、 トランジスタの各々が１つのゲートと、第１および第２
    出力端子を有し、 第１および第２端子を有する１つの抵抗器を含み、 全てのトランジスタのゲートと、第２ｐチャンネルおよ
    びｎチャンネルトランジスタの第１出力端子と、抵抗器
    の第１端子とが全て、そこに関連する容量を持つ共通端
    子に接続され、 第１ｐチャンネルトランジスタの第１出力端子と、第２
    ｐチャンネルトランジスタの第２出力端子と、第２ｎチ
    ャンネルトランジスタの第２出力端子とが第１電源端子
    に結合され、 抵抗器の第２端子と、第１ｎチャンネルトランジスタの
    第２出力端子とが第２電源端子に結合され、 ラッチが、第１および第２電源端子間に結合され、 第１および第２電源端子間に結合された電源がターンオ
    ンしたとき、第１および第２ｐチャンネルトランジスタ
    と、第１ｎチャンネルトランジスタと、抵抗器との組み
    合わせが、第１ｐチャンネルトランジスタおよび第１ｎ
    チャンネルトランジスタの第１出力に電圧パルスを発生
    し、 電力が中断されたとき、パワーオン検出回路が電力中断
    を検出し、第２ｎチャンネルトランジスタが共通端子の
    電圧を低減させるための低抵抗の分岐パスを提供し、 電力が再びターンオンしたとき、第１および第２ｐチャ
    ンネルトランジスタと、第１ｎチャンネルトランジスタ
    と、抵抗器との組み合わせが、第１ｐチャンネルトラン
    ジスタおよび第１ｎチャンネルトランジスタの第１出力
    に他の１つの電圧パルスを発生し、 第１ｐチャンネルトランジスタおよび第１ｎチャンネル
    トランジスタの第１出力端子とラッチとの間に結合され
    たパルス整形および遅延装置を含み、 パルス整形および遅延装置は、それら出力端子に現れる
    各電圧パルスから、ラッチのセッティングを有効にさせ
    るパワーオン信号を発生する、ことを特徴とするパワー
    オン検出回路。
11. 【請求項１１】 第１ｐチャンネルトランジスタおよび
    第１ｎチャンネルトランジスタのスレッショールド電圧
    が、第２ｎチャンネルトランジスタのスレッショールド
    電圧と異なっている、請求項１０記載のパワーオン検出
    回路。
12. 【請求項１２】 ｐチャンネルトランジスタおよび第１
    ｎチャンネルトランジスタのスレッショールド電圧がす
    べて約０．６ボルトであり、 第２ｎチャンネルトランジスタのスレッショールド電圧
    が約０．３ボルトである、請求項１１記載のパワーオン
    検出回路。
13. 【請求項１３】 抵抗性装置が約２メグオームの抵抗器
    であり、そしてそれと関連した寄生容量を有する、請求
    項１０記載のパワーオン検出回路。