JPS5911031A - ヒステリシス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明はヒステリシス回路、特に（−へ４０８　　で構
成され、かつ低消費電力で動作するヒステリシス回路に
関１−るものである。

（背景技術） ヒステリシス回路は、信号入力端子に入力−４−ろ信号
がＬ′から’Ｈ”に変わる時の■、１（スレッショルド
電位）と、入力信号がＨ゛′からＬ１１に変わる時のＶ
□２（スレッショルド電位）とが異なり、＼’ＴＩか〜
’Ｔ２と比較し、グランド電位に対しＣ高い状！ルとし
て動作１″ろものて゛ある。

このヒステリシス回路は、テイジタル回路の入力端子に
オ６けるチャックリング防止回路、アナ口り　ディジタ
ル回路のインターフェース回路、ＣＩ＋発振回路など、
半導体集積回路の設６１に１史川して１４１Ｌめてイ」
効でル）る。

従来の、（゛−１＼１０Ｓ構造のヒステリシス回路を第
１図に７１＜　−１−ｔ、この図にｔ・５い（、信号入
力端子１は、第１の２人力Ｎ　Ａ　Ｎ　ｌ）ゲート（以
下ＮＡＮＩ）ケーＩ・と１＋１ｈｌ−）　２の第１と第
２の入力端に接続されろとともに、第３ＮＡＮＤゲート
４の第２入力端にも接続さ」じＣいる。第ｌのＮ　Ａ　
Ｎ　Ｉ）ゲート２の出力端は、第２のＮノル［刈Ｉ）り
−一ト３の第１入力端に接続されている７、第２０）Ｎ
ＡＮＩ）ケート３の出力端は出力端子５に接続されると
ともに、第３ＮＡＮＩ）ゲート４の第１入力端に接続さ
れている。又、第３ＮＡＮＩ）ゲ−ｌ−の出力端は第２
ＮＡＮＤゲートの第２入力端に接続されて℃・る。

第２図は第１図に使用した、２人力ＮＡ、ＮＩ）ゲ−１
−（２，３，／Ｉ）の各々σう内部構造を示１−回路図
でル）る１、第１入力端６は第１のＰチャンネルへ・１
０Ｓ１・゛ト；１ＩＩ９と、第１のＮチャンネルへ１０
８　ＦＩ号ＴＩＯのゲートに接続されて（・る。第２入
力端７は第２のＰチャンネル％Ｉ　（Ｊ　Ｓ　ＦＦ’、
　Ｔ　８と、第２のＮチャンネルへ１０ＳＦトＣ′］゛
］ｌのゲートに接続されている。第１と第２の１〕チャ
ンネルＭＯ８ＩＩ″］Ｉ汀８，０のソース側はともに、
第１電源電位入力端１２に接続され、各々のドレイン倶
ｊは出力端１・１と第１のＮチャンネルへ・１０　Ｓ　
Ｊ・”　Ｅ　Ｔ　１００ドレイン側に接続されている。

第１のＮチャンネルλ４０ＳＦ＋”、’自（）のソース
側は第２ＮチャンネルＭ　ＯＳ　ｌ＝”　１’、　ＴＩ
　Ｉのドレイン１１ＩＩ＋と接続され、Ｎチャンネルへ
４０ｓ　ＦＪ（ＴＩ＋のソース側は、第２　’Ｆ［源電
位入力端子１３に接続されている。

を説明する。

ｌ）第１と第２の入力端６，７ともに゛ｌプ゛を入力し
た時。

Ｐチャンネルへ１０８　ＦＬＥＴ　８　、９はともにＯ
Ｎ　（ソース、トレイン間が、導通）、Ｎチャンネルへ
４０Ｓトド；　′ｒ　ｔｏ　、　＋　ｔばともに（月パ
ド（ノース・　トレイン間か遮断）１″る。よつ′Ｃ１
出力端１＝１には第１′亀源電位レベル（”Ｈ”レベル
）　カ出勾すＪ＋、　６゜２）第１入力端子６に’ＩＩ
“を入力し、第２入力端子７にＬ“を入力した時。

１）チャンネルへ４０Ｓト’ｌ弓′１゛８はＯＮ、！ｌ
は０　ト’　Ｉ”　Ｌ、Ｎチャンネルｈｌ（ＪＳ　Ｆｌ
シ’Ｊ”ＩＯはＯＮ、１１は（−）Ｉ・′１・−づ−る
。

よって、出力端１／ｌには“Ｈ’“レベルか出力されろ
。

３）第１入力端子６に゛Ｉプ′を入力し、第２入力端イ
アに’Ｈ”′を入力した時。

Ｐチャンネルへ１０８１・゛１弓Ｔ８は０口ぜ゛、ｇ６
−１ＯＮＬ、Ｎチャンネル■＼４０ＳＦ、ｌうＴ１０は
ＯＦＦ、１］はＯＮする。

よって、出力端子１４には゛ＩＨ１″レベルが出力さ」
する。

４）第１と第２の入力端子６，７に’Ｈ”を入力した時
。

１２チャンネルＭＯ８Ｆｌ弓Ｔ８，９は（月パＦし、Ｎ
チ。１．ンネルＭＯ８Ｉ”ト：’丁１０．ＩＩはＯＮづ
−ろ。よって、出力端イ１，１には゛Ｌ゛°レベルが出
力されろ。

この様なＮＡＮｌ）ゲートを第１図のＮＡＮｌつケ−１
・２で示１一様にインパークとして使用″′４−る場合
、■）チ鬼・ンネルへ４０　Ｓ　１”　ＩＤ’ｌ”は２
個並列になっているためｇｌ】１が良（、又Ｎチャンネ
ルｈＩＩｃ）８１・１う′１゛は２細面列になつ−こ（
・るためｇ１７、が悪＜１ｇ−）で℃・る。、二〇）た
めＮ　Ａ　Ｎ　１．１ゲー１−３　、４の■、にＬＩＳ
′り、ＮＡＮＩ−１ヶ−１−２の■、ｒは高（なる。

よって、第１図の入力端子ＩＫ第第３八八示づ一信号を
入力した場合、ＮΔＮＩＪゲー１−　：’、　、　４に
より構成されたＳ　、　Ｈ，フリソゲフロップのＳ信号
を作っているＮＡＮＯ）ゲート２のＶ、　（Ｖ４．、、
　）は１（、信号を受は人；ｔｔ、　Ｚ）ＮＡ　Ｎ　Ｉ
）ゲート４の＼／、（■、、７）より商１−たｄ）ヒス
テリシスが利き、出力端−子５からは第３図１３に示す
パルスが取り出せることになる。

しかし従来の回路には次に述べる欠点があった。

１）　　ＮＡＮｌ）ゲートで（・１〜成′１−ろので、
第１図において、１２累イもの多くの素イを必要と−Ｊ
−ろ（各ゲート４σに４素イで３ゲート必要なので／ｌ
Ｘ３＝＋２）。

２）第１図は出力をＳ・１（・ノリツブフロップ゛σ）
Ｑ出力側からｔ（Ｖってし・ろのて゛Ｓ信号が釦ト）Ｚ
）レス信号（（”−ＭＯＳの場合５００ｎｓ程度）とな
った場合、十分にノリツブフロップをセントしな℃゛場
合もＱ出力にパルスか出力されろ。（Ｑ出力σ）”Ｈ“
レベルか、ＮＡＮＩ）ゲート４の出力を゛Ｌパレベルに
１−ろ前に゛Ｌ゛レベルにもどってしまったｄ）。）こ
のため、この回路をワンゾ田ソトモノマルチや発振回路
に使用した場合レハ工誤動作か起きろ場合かあった。

（発明のバ果題） 本発明は上記の欠点を除去１−るためθ）もσ）で、素
イ数が少なく、ワンゾヨットモノマルチノくイフ゛レー
クや、発振回路に使用しても誤動作が起きな（・ヒステ
リシス回路を提供することを目的とし、その特徴は、入
力端子と、該入力端子にゲートを共通に接続しソース・
ドレイン回路を重列に接続１−ろ１対の相補特性のＩ’
ｖｌ　ＯＳ　）ランジスタと、前記ノース・ドレイン回
路に直列に挿入される可変抵抗回路と、ソース・ドレイ
ン回路と可変抵抗回路との１ｒｊ列回路に通電する電源
手段と、前記１対のＭ　（、、）　Ｓ　ｌ・ランジスタ
のソース・ドレイン回路の接続点に結合１″′る出力端
子と、該出力端子の電位に従つ”ｉＣ１１ｉ１記用変抵
抗回路を制ｆａ−１Ｉ′１−る手段とを有し、前記Ｆｉ
Ｊ変抵抗抵抗回路御を介して入力−アナログ信号と出力
２値信号との間にヒステリシス特性を具備ぜ１７めるご
ときヒステリシス回路にある。

（発明の構成および作用） 以ト、この発明の実施例を図面を参照して説明するＯ 第４図はこの発明の第１の実施例てあり、以−ト詳細に
説明１−ろ。第４図におし・て、信号入力端子１５はＰ
チャンネル八・＋ｏｓ　ｔ”＋ｖ′ｒ＋８とＮチ４．ン
ネ、。

へ４（１８Ｆｌ”：ＴＩ９のゲートにそれぞれ接続され
ている。

高電位（電源電位）入力端子１（つば、ＰチャンネルＭ
　ＯＳ　Ｆ１１Ｔ１８　、２２のソース及びＮチャンネ
ルＭＯ８１・”　Ｅ　ｉ’　２０のゲートに接続され、
低電位（グランド電信）入力端子１７はＮチャンネルＭ
　ＯＳ　Ｌ’　ＩＧ　ｉ”　２（１、２１。

２；３のソースに接続されている。Ｎチャロンネルへ１
０８１・゛ｌ弓Ｔ２０　、２１０ドレインは共にド］帖
”＋９のソースに接わ“じされ、１．１　＋、；　１１
１円のドレインは１嗜゛ト；ＴＩ８のトレインと、ト１
ト′ＪＴ２２　、２：＜のゲートに接続され、１’　ト
；　Ｔ２２認：３のトレインは出力端ｉ’？　ｂ＋と１
・’　ＩＣＴＲＩのゲートに接紅りされ−（ｂ・ろ。こ
の時１・’　Ｉ・；　ｌ”　２０のゲートには、電源電
位が人力されるためソース・ドレイン間が常に導通して
いるか、ＯＮ抵抗（例えば２〜２０にΩ）を大きくとり
、抵抗手段として動作して℃・るとする。又、１・”　
Ｉ・；　ｉ’　１９＋　、　２０　、２１によりｇｌｌ
、制御ｏＪ能な、Ｎチャンネルへ１０Ｓ　Ｉパ１弓′１
゛フ゛ロック；３５を又、トド〕′１゛２０，２１　　
に、上り＋＋ｌ変抵抗抵抗回路５１成し−ＣいるとＪろ
。１１・゛１弓１１Ｊ８と、１・Ｉ・）′１゛フ゛ロッ
ク：３５により第１の（゛−八へ＋０８イノハータか形
成され、又１”　Ｉ弓Ｔ２２　、２：３により、第４２
の（−へ１ＯＳインバータが形成されている。このため
、入力端子１５と出力端イ２／１との間はバッファと１
〜で動作−づ−ろ。

（１）入力端子１５に゛Ｌ″レベルが入力されて（・ろ
とすれば、出力端子２，１はＬ“レベルとなっている。

出力端子２・１の°Ｌ“°レベルはｌ・”　１４１”　
２１のゲートにも入力さ才するため、１・’　］”、　
］”　２１のソース・トレイン旧■ま０１゛１゛（遮断
）し、ｏＪ変抵抗回路５Ｉの抵抗値は太き（１＝”Ｅゴ
ブロック３５は１・ｌ　１３７１１円、２０により動作
する形となっている。

この時、Ｉ・”　ｌ・；　ｌ’　１９　、２０は直列に
接続されており、又Ｉ・”　１４１”　２０のＯＮ抵抗
が高し・（数１（Ω）ため１・神〕Ｔブロック：３５の
ｇｌｌ、は低く、１・゛ト；Ｔ＋８とＬ’　ト：　ｉ’
フロック：３５により構成されろ（ニーＭＵＳイノバー
タの■１はグランドに対して高い状態となって℃・ろ。

（ｇ）入力端イ１５に゛■１゛°レベルが入力されると
、出力端子２・１ば’ｆ５”レベルとなり１・’　Ｉ゛
；　Ｔ２＋のソース・トレイン間かＯＮ（導通）し、０
ｊ変低抵抗路５１の抵抗値は小さく（例えば１〜Ｉ（ｌ
　ＫΩ戸パ１・汀フロック３５ば、ド＋ｉ　′ｒ　＋９
．２０　、２１により動作−づ−ろ形となる。この場合
、１・’　ト：　Ｔ２Ｃ１と２１が並列に接続されるた
め可変抵抗回路５１の抵抗値は小さくなり、ＦＩＩ〕Ｔ
ブロック３５０ｇ１，１は高くなる。このため１・’］
・；ｉ”１８と１・゛１弓′Ｆブロック３５により構成
されるＣ　−ＭＯＳインバータの■１はクランドに対し
て、低（・状態（導通の（゛　へ・１０８　ＶＴイ」近
）となる。又、ｂ］変低抵抗回路５１ＯＮ抵抗は小さく
なるが、１・”ト：ｌ’＋８ば（月パ１悄〜で（・るた
め定常状態の消費電流は増加しない。よって第６図（Σ
波形に示１−信号を第４図の入力端子１５に入力した場
合、上記（１）、（２）に述べた様に■ＴＬＩ己人力波
形か＼ンち上がる時のスレッショルド電圧）と、■Ｔｌ
！１．（入力波形がキアーち下がる時のスレッショルド
′直圧）とが異なるため、１・ｌ・；ＴＩ８と１・Ｉ　
ｉ、；　Ｉｌｌプロ、り；３５により構成される（’　
−Ｍ　Ｕ　Ｓインバータの出力波形は、第６図ｊ）に示
１−彼形となり、１・’　ＩＪ　Ｔ２２　、２３により
構成されろ（−へ・１（）Ｓインバータの出力波形（出
力端子２・１波形）は、第６図１・）に示−４″彼形と
なる。

第５図は、この発明の第２の実施例でｋ）る。。

これは、第４図の１・’　ト；Ｔ　２００ケートを電源
′電位入力端子１（ｉてはフエ（入力端子１５と接続し
たもθ）である１、動作状態は第１の実施例と全＜　Ｉ
ｉｌ様であ°す、１・１・：Ｔ２（ｌと並列接続された
１・’Ｅｉ’２１により構成されたｉｊＪ変抵抗抵抗回
路５１１と直列接続された１“”　１１〕１．１１１　
（ｌにより構成された１、Ｉ　１；　７１＋ブロツク３
５において、Ｆ　Ｉす゛１１２１のＯＮ　、　（Ｊ　ト
’　ト’　　によりｇ、□１を切り替え、又、ｊｉｌ　
、ｔ、：　ｌ自９σ）ソース側電位を切り替えることに
より１・１・〕′１゛１８．１・＋　１．１．１１１ブ
ロツク３５により形成される（−へ＋ＯＳインバータの
■工を変化させるものである。第５図の（１点に第６図
に示−ｊＣ波形を入力した場合、第５図１）。

１・〕点に第６図のｌ）　、　Ｊ・；波形が発生ずる。

これら第１、第２の実施例は■Ｔ）＋Ｌを約■Ｉ）Ｉ）
　／　２に、■ＴＬＩＩをＶｌ）Ｉ）／２以−ヒにする
場合（ヒステリシスをＶｌ）＋）／　２以上にト］ける
場合）に使用１−る。

第７図は、この発明の第３の実施例て゛ある。

これは、第１の実施例にオ６℃・てｇｌｌ、を切り替え
る１・Ｎ　＋、；　１１がＮチャンネル１則て友）つた
ものをＰチャンネル側に変えたものである。入力端子２
５は、Ｐチ１、ンネル［ｖｌ（ＪＳ　ＦＥＴ２８のゲー
ト及びＮチャンネルＭＵＳ　ＩＩ’ト；Ｔ２９のゲー１
〜に接続さＡしている。

電源電位入力端子２Ｇは、ＰチャンネルＭ（、ＪＳＩ・
’ト；Ｔ：’ａ＋　、　３１　、３２０ノースに、又グ
ランド電位入力端子２７はＮチャンネル間Ｏ８ト”１号
Ｕ’　２！Ｉ　、　３３のノース及びＰチャンネルへ４
０　Ｓ　ＦＥ　Ｔ３（ｌのゲートに接続されている。１
・゛１シ’ＩＩ’：３１１　、３］のドレインは共に１
．Ｉ　Ｅ　７１＋四のソ一段の１’　ト；　Ｔ：兇、；
う；３のゲートに接続される。１・゛回Ｉ゛：う２゜：
う：３のトレインは出力端子：３１及び、円’：Ｔ：３
１のケートに接続されろ。１・’　ｌ：　Ｔ：＋ｏのゲ
ートには、グランド′ｔＫ付が入力されるためソース・
トレイン間が常にＯＮしているが、ＯＮ抵抗を大きく（
数１（Ω）とり、抵抗として使用１−ろと−４−石。

又、日、；ｌ１ｌＺ・）、　’３０　、　’３１により
１）チー）・ンネル１＼・ＩＯＳ　Ｆト；　ｉ”フロッ
ク；う６が又１・１り′１゛；う（１，３１により戸ｊ
」変抵抗回路５２がｉ’ｉ’？成されている。ド１・）
Ｔフロック：３０と１．１１１：　Ｔ２’ｌにより、２
１ル１の（−へ１０Ｓインバータがさらに１Ｎ　＋、；
　１１：う２．；う；３により、第２の（１−へＩＯＳ
インバータが構成さ」１ている。

（１）入力端子２５にＩプ“レベルが入力されてし・ろ
ｊ組付、第１の（−へ１０８インバータの出力には“Ｉ
］ルベル、第２の（’−ＭＯＳインバータの出力には゛
′Ｌ゛レベルか発生する。第２のｃ　−ＭＯＳインバー
タの出力１ｄ号はＩＩ″ト；Ｔ３＋のゲートに伝達され
、ト”　ト；　ｌ’　３＋のソース・ｌ・レイン間を０
Ｎ（（ＪＮ抵抗数１（Ω）させる。ト’　Ｌ：　Ｔ３＋
のＯＮ抵抗は世し・（例えばＪ〜ＩＣ１ＫΩ）ため、可
変抵抗回路５２の抵抗仙が１・かり１・゛１朝゛ブ０ロ
ック：（０のｇｌｌ、は高くなる。このため１・Ｉ・Ｉ
　１’２’ｌと１′才１’フロック：う６により構成さ
Ｊする（−へＩＯＳインパークの＼１１、は、グランド
に対して高し・状態（普通の（゛−ヘ１０Ｓの■。伺近
）となる。

（２）入力端子に’Ｉ（’“レベルか入力さＡ［ろと、
第１　＜Ｊ）　（、ｒ、　−ＭＵ　Ｓインバータの出力
ば’Ｌ“レベノヘ第２の（’−ＭＯＳインバータの出力
（出力端子）にもｉ”ＩＩ’“レベルが発生する。出力
端子の“′１１ルベルは、ド１悄゛；う１のゲートに伝
達されＦｌシｉ’３＋のソース・ドレイン間は０１・’
Ｆ−Ｊ−る。このため、可変抵抗回路５２の抵抗値は太
き（なり１・ｌ　＋、；　１１フロック；３６はｇｌｌ
ｌが低く、第１の（“−へ１０８インバータの〜ｌ、１
．はクランドに対して低（・状態となる。

（ｊ）、　（２，＞いずれの場合に４６いても、Ｎ　−
ＮＩＯＳ　２りかＯＮして（・る時にはＰ−へ１０８２
８　、３＋か（月パＩパし、逆にＮ　−ＭＯＳ　２９か
０］イ゛ドシている時にはＰ−へ−１０８２８゜３ｔｌ
　、　３＋がＯＮして（・るため、定常状態において消
費’ｍ流の増加かない。

第７図中のＣ点に、第６図Ｃ波形を入力した時、２１５
７図中の１）、１乞屯には第６図のＩ）　、　ト：波形
か発４ｉ、：、　−１−７）。

ｇＪｊ、　８図は、この発明の第・１の実施１例てＡｔ
）る。

こＪｌは絹７図の１’　ト：　Ｔ３＋＋のゲートをグラ
フ　１’？ｌ毘ｆ）ン。

入力端イ２７で゛はな（、入力端子２５と接続したもの
でキ）乙）。動作状態は第；３の実施例と同様であり、
１・１・；Ｔ３（ｌと１００列接続。されたｌ・１らＴ
ｒｉにより構成壊ｌた１１１久１」（抗回路５２と、５
２と内列に接続された１・１・ＩＴ２８により形成さＪ
ｌた１・１・ｃ′１゛ブロック：３６にオハ・て１・１
ぜ：ｉ’３＋のＯＮ、（月パ１・゛によりｇｌｌ、を切
り替え、又、１゛１弓１”　２Ｈのソース電位をりＪり
替えることにより１・゛ト汀公２（１゜３Ｆ１　、３１
により構成さねた第１のＣ−へ・１０Ｓインバータのｖ
ｌを変化させるものである。第８図中のＣ点に第６図Ｃ
ｅ形を入力した時、第８図１）　、　１６点にＰＩｌ、
り５６図１）、１・１波形が発生″づ−４）。こＡしら
第１３、第４の実施例は■ＴＬＩＩを約ＶＤＩ）　／　
２に・”ＴＩ（Ｌを＼’Ｉ）ｌ）　／２以下にする場合
（ヒステリシスをｖＩ３Ｄ　／　２以−トにイ′：ｊけ
る場合ンに使用Ｊ−る。

第９図は、この発明の第５の実施例であり第１と第３の
実施例とを組み合わせたものである。

入力端ｆ：う７は、ｌ−’　ｆ−トンネルチャンネルＩ
’ｔｌ　Ｏ　Ｓ　ｔ’　ｌ＝；　Ｔ４２のゲートに接続
されて℃・イ）、、’ＪＪ’；．６１電位入力端子３８
は、１１チ４・ンネ，１しＭ２Ｓ円，７＋１１・１０，
旧，小〕のソース及び、ＮチーＶンネルへ・Ｉ（ＪＳｌ
・Ｉ　ｔ，〕Ｉｌｌ・１；３のゲートに接続され、クラ
ンｌー電位入力端了・；３９はＮチャンネル［）８１・
゛１号Ｔ・１，う、・＋５　、　／Ｉ′７σ）ソースと
１・１・；Ｔ・１０のケートに接続されている。ＦＩ゛
汀・１０，旧０）ドレインは１・”　Ｉ！；　ｉ’　ｌ
Ｉ　ｌのソースに、又、１・’　ｌＩ；　Ｔ４３　、・
１１ｊのトレインは１・’　Ｅ　Ｔ／１２のソースに接
続されて（・イ）。

１・゛１朝゛旧，・１２のトレインは、次段のＦ　Ｄ　
ＴＪ］，　４７のゲートに接続され、Ｊ・”　Ｅ　ｉ”
／Ｉ＋）、　４７のトレインは出力端子・１８、１・”
　ｌ＞　１”旧，・１５のゲートに接続されている。

１・１・；Ｔ＝Ｉ（Ｊ　のゲートにば、クランド電位が
、又、１・＋　ｌ，；　ｌ−Ｉｌｌ１：３のゲートには
、′電源電位かそれぞれ人力さ以−ト余白 ４しるため、１・１・：　Ｔ．ｌｔｌ　、　／１３θ）
ソース・ドレイン間はＯＮし経−げるがＯＮ抵抗を太き
（（例えは２〜２０　１＜　！ｉ　）とり、抵抗手段と
して動作するものと−」−ろ、父、１“１°；Ｔ　ｌｔ
ｌ　、　ＩＩ　、　ｌ　１により１′チートンネルツク
１９か、Ｉ゛１°１°汀１旧によ１戸ｊＪ変抵抗回路５
；３カ・、ト’　ｌ弓Ｔ、１２乱う＋１５によりＮチャ
ンネル八１０ＳＦト汀ノロツク５０が、１・Ｉ・；　Ｔ
７１：３　、　／１５によりｉ．ｉＪ変低抵抗回路５１
かｌ’ｉ’］ｌ成さＡじこ℃・ろと１−る。

（１）入力端子：（７に゛Ｌパレベルが人力さＡ１てい
る］易訃、１・゛訃；ｌ”７’　Ｏ　ツク４（１　、　
５（ｊＫ　ヨ”Ｊ＋ｆｌｆｌ友ｇ　、ｌ　ｌ，　７，第
１の（°−へＩＯＳインバータの出力は’Ｈ”レベル、
１・１・用゛小）。

・１７により構成さ１しる第２のに−［＼□Ｉ　（Ｊ　
Ｓインノく一夕の出力（出力端子）は゛Ｌルベルとなる
つ出力端子の゛Ｌ゛°レベルは１・゛ト〕Ｔ旧をＯＮ，
ｌ・゛ト〕Ｔ、１５を（Ｎ゛’ｌ・゛さぜる。このため
、可変抵抗回路５；３の」Ｊ（抗ＩＩは小さくなり、１
−１灯ブロツク、１つのｇｌ，１は旨く、ｉ−＋１変抵
抗回路５４の抵抗値は大きくなり、１・ｌ　Ｉ，：　Ｔ
ブロック５０のｇｌｌ，は低くなり、第１のＣ−ヘ１０
８インノ（ータのスレッショルド電圧■１はグランドに
対して高（なる。

（２）入力端子３７　Ｋ　”Ｈ”レベルが人力されると
、第１の（°ーヘ１０８インバータの出力ばｌ　、、Ｔ
Ｉレベル、２４−５２の（ニーｈｐ＋（＞Ｓインバータ
の出力（出力端イ）は”Ｉ＋’“レベルとなる。出力端
子の’ＩＩ”レベルば１・１　１＋　Ｉｌｌ、目を（）
１・１・゛、１・゛１弓１１１，＋ｒ，をＯＮさぜるｌ
ごめ１・Ｔ　Ｉ，；　Ｔｔｌフ゛口。

り円のｇｌｌ＋は低く、Ｉパ１矧゛ブロック５００ｇ，
１，は高（なるためＶＴはグランドに対（〜て低くなる
。よって第６図（：波形を第９図入力端子；３７に人力
した場合、第１）１シＩｉ）点（第１インバータ出力）
、１・］点（ムシ２イノバータ出力うに、第６図１）、
１・；波形が虻牛同−ろ。

・４１、Ｉ（）１ツＩは，この発明の第６の実施例であ
イ）。

これは第０図の１・’　＋４　１’・１（−）のケート
をクランド電位入力端子：つ０では７’．ｃ　＜入力端
子；３７と接続し７、又、１・１・：Ｔ４３のケーＩ・
を電源電位入力端子：（８ではなく入力端子；３７と接
続したものである。動作状態は第５の実施例と同様てあ
り、１・１・）］゛・１（）と並列接続された１゛”　
Ｉ゛；　ｉ’旧により構成された可変抵抗回路５：（　
、　５３と直列接続されたｌ”　＋４　１’旧とにより
構成された１・Ｉ，；　７１＋　ブロック・１１）。さ
らにＩパ１号Ｔ．、１３と並列接続された１・＋　１，
：　ｒＩｓ・１５により構成された可変抵抗回路！’ｉ
４　＋　５・１と直列接続されたｌ゛”　ｔ：　ｉ”＝
＋２とにより構成されたＩパ１・〕′ｌ゛フ］゛５０に
オ６℃・”Ｃヒスプリシスかイ」レバもれる。−）まり
、１臼，ｌｌｔｌ旧θ）ＯＮ　、　０　１’　ｌ’、１
・１すＩｌｌ．、、、５の０１・゛ト’，ＯＮにより谷
ブロックのｇｌ、、を切り名・え、又、Ｉパ］・）′１
゛旧，・１２のソース１１川？ｌ光ｆ）ンをりノリ替え
ることにより、１・’　Ｉ＝；　ｉ”フ゛ロック・円，
５０により構成されろ（−へ１０８インパークの〜′工
を変化さぜζ）のである。

第１（）図中（１点（入力端子：う７）に第６図に波形
を人力し，たｕ；’ｊ．　、第１０図り，１３点に第６
図１１　、　Ｉ・；波形が元牛Ｉる。、これら第５、第
６の実施例は、〜”Ｉ，Ｌｌ＋を〜’Ｉｌｌ）　／　２
以）−、”ＴＩＩＬ　ヲｖＩｌ＋）／　２　Ｄ）、ト（
ヒスプリシスをＶＩｌ＋）　／　２０両側にイ；］リー
る）に−１支，」船台に使用４イ，、。

本発明は６素ｆ又は８素了てイ′［製出来、又、出力波
形か発生１−た時点でヒスプリシスがイ；１℃・て℃・
るため、従来の様に発振回路やワンショットモノマルチ
に使用し〜ても誤動作が発生Ｉ−ない・・よって本回路
ば（’−Ｍｏｓ　ＬＳＩの入力回路、発掘回路、ワンシ
ョットモノマルチ回路に使用することが出来イ〕。

【図面の簡単な説明】

第１図は従来のヒスプリシス回路、第２図は第１図に使
用した（−へ４０８　ＮＡＮＩ）ゲートの回路図、第；
３図は第１図に使用する波形図、第４図は本発明の第１
の実施例を示１−回路図、第５図は本発明の第２の実施
例を示す回路図、第６図は各部の波形図、第７図は本冗
明の第１３の実施例を示す回路１ン１、第８図は本発明
の第１１の実施例を示す回路図、第９）図は本発明の第
５の実施例を示づ一回１烙図、第１０図は本発明の第６
の実施例を示−づ−回路図である。 １’、＋　、　２．’３　、　：３７・・入力端子、　
２１１　、　：（、ｌ　、−１８・出力端イ、１）ｉ、
２２，２８，３ｔｌ、３＋　、ＩＩ０．旧、旧、４０・
・・・１２チヤンネル八ＩＯ８＋・”　ト；　ｌ”　、 円、２（１，２１，２！ｌ、：３３，４２．／１：３．
ＩＩ５．・１７・・・・ＮチートンネルへＩＩ８　　ト
”ｌ弓Ｔ。 Ｉｆｉ　、　２６．３８・電源電位入力端子、１７　、
　’７７　、　：３９・・・グランド電位入力端子、３
’ｉ　＋　５０・・・Ｎチャンネルへ＝Ｉ　ＯＳ　、１
”　ｌ弓′１゛）゛ロック、：３６　、　ＩＩ９・・・
Ｊ〕チャンネネル　ＯＳ　Ｊ−ＩＩ、　Ｔフ。７り、’
、）Ｉ　、　５２　、５３　、５４・・・可変抵抗回路
。 第１図 第２図 第３図 １　　： 第４図　　第５図 第６図 第 ２５０゜

Claims (1)

【特許請求の範囲】
1. 入力端子と、該入力端子にゲートを共通に接続しソース
   ・トレイン回路を内列に接続１−る１対の相補特性のへ
   ＝Ｉ　ＯＳ　＋−ランジスタと、ｎｉｊ記ソース・トレ
   イン回路に直列に挿入される可変抵抗回路と、ノース・
   トレイン回路とｉｉＪ変抵抗抵抗回路直列回路に連凧−
   づ−る電源手段と、前記１苅のＭＯ８ｌ−ランジスタの
   ノース・トレイン回路の接続点に結合−Ｊ−イ）出力端
   子と、該出力端子の電位にｆｌＥって前記ｉｉＪ変抵抗
   抵抗回路ｌｉｌｌ　１ｉ１１１−Ｊ−ろ手段とをイ１１
   −１前記６」変抵抗回路の制御を介して入力アナログ信
   号と出力２植信号との間にヒステリシス特性を具備せし
   めることを４１徴と−づ−ろヒステリシス回路。