JPH06224739A - ゲート回路 - Google Patents
ゲート回路Info
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- JPH06224739A JPH06224739A JP5027195A JP2719593A JPH06224739A JP H06224739 A JPH06224739 A JP H06224739A JP 5027195 A JP5027195 A JP 5027195A JP 2719593 A JP2719593 A JP 2719593A JP H06224739 A JPH06224739 A JP H06224739A
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- Japan
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- transistor
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- 239000002131 composite material Substances 0.000 claims description 9
- 101100535994 Caenorhabditis elegans tars-1 gene Proteins 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 8
- 238000004088 simulation Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
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- Logic Circuits (AREA)
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Abstract
(57)【要約】
【目的】 各入力端子から出力までの遅延時間などの特
性を揃えたゲート回路を提供する。 【構成】 並列に接続されたＰ−チャネルＭＯＳトラン
ジスタ１，２と、この並列接続トランジスタ１，２に直
列に接続された直列接続のＮ−チャネルＭＯＳトランジ
スタ３，４と、直列接続のトランジスタ３，４と並列
に、ゲートへ印加するＡ１，Ａ２入力の順序を入れ替え
た直列接続のＮ−チャネルＭＯＳトランジスタ５，６を
設け、並列接続トランジスタ１，２と直列接続トランジ
スタ３，４及び５，６との接続部より、Ｘ出力を得るよ
うにしてＮＡＮＤゲート回路を構成する。
性を揃えたゲート回路を提供する。 【構成】 並列に接続されたＰ−チャネルＭＯＳトラン
ジスタ１，２と、この並列接続トランジスタ１，２に直
列に接続された直列接続のＮ−チャネルＭＯＳトランジ
スタ３，４と、直列接続のトランジスタ３，４と並列
に、ゲートへ印加するＡ１，Ａ２入力の順序を入れ替え
た直列接続のＮ−チャネルＭＯＳトランジスタ５，６を
設け、並列接続トランジスタ１，２と直列接続トランジ
スタ３，４及び５，６との接続部より、Ｘ出力を得るよ
うにしてＮＡＮＤゲート回路を構成する。
Description
【０００１】
【産業上の利用分野】この発明は、ディジタル回路に使
用されるＣＭＯＳトランジスタ構成のゲート回路に関す
る。
用されるＣＭＯＳトランジスタ構成のゲート回路に関す
る。
【０００２】
【従来の技術】従来、ＣＭＯＳトランジスタ構成のゲー
ト回路、例えば図６の（Ａ）に示す論理記号で表される
ＮＡＮＤゲート回路は、図６の（Ｂ）に示すようなトラ
ンジスタ回路構成を備えている。すなわち、並列に接続
されたＰ−チャネルＭＯＳトランジスタ１，２と、この
並列接続のＰ−チャネルＭＯＳトランジスタ１，２に直
列に接続されたＮ−チャネルＭＯＳトランジスタ３，４
とで構成され、トランジスタ１，２のソースは電源に、
トランジスタ４のソースはグランドに接続され、またト
ランジスタ２及び３のゲートにはＡ１入力が印加される
入力端子７が接続され、トランジスタ１及び４のゲート
にはＡ２入力が印加される入力端子８が接続され、並列
接続トランジスタ群と直列接続トランジスタ群との接続
部より導出した出力端子９に、Ｘ出力が得られるように
なっている。
ト回路、例えば図６の（Ａ）に示す論理記号で表される
ＮＡＮＤゲート回路は、図６の（Ｂ）に示すようなトラ
ンジスタ回路構成を備えている。すなわち、並列に接続
されたＰ−チャネルＭＯＳトランジスタ１，２と、この
並列接続のＰ−チャネルＭＯＳトランジスタ１，２に直
列に接続されたＮ−チャネルＭＯＳトランジスタ３，４
とで構成され、トランジスタ１，２のソースは電源に、
トランジスタ４のソースはグランドに接続され、またト
ランジスタ２及び３のゲートにはＡ１入力が印加される
入力端子７が接続され、トランジスタ１及び４のゲート
にはＡ２入力が印加される入力端子８が接続され、並列
接続トランジスタ群と直列接続トランジスタ群との接続
部より導出した出力端子９に、Ｘ出力が得られるように
なっている。
【０００３】次に、このように構成されたＮＡＮＤゲー
ト回路の動作を簡単に説明すると、Ａ１又はＡ２入力の
少なくとも一方が“Ｌ”レベルのとき、トランジスタ１
又は２のうち、少なくともいずれか一方はＯＮとなり、
トランジスタ３又は４の少なくともいずれか一方はＯＦ
Ｆする。そのため、Ｘ出力からは“Ｈ”レベルが出力さ
れる。またＡ１，Ａ２入力の両方が“Ｈ”レベルのとき
は、トランジスタ１，２は両方ともＯＦＦし、トランジ
スタ３，４は両方ともＯＮするので、Ｘ出力からは
“Ｌ”レベルが出力される。
ト回路の動作を簡単に説明すると、Ａ１又はＡ２入力の
少なくとも一方が“Ｌ”レベルのとき、トランジスタ１
又は２のうち、少なくともいずれか一方はＯＮとなり、
トランジスタ３又は４の少なくともいずれか一方はＯＦ
Ｆする。そのため、Ｘ出力からは“Ｈ”レベルが出力さ
れる。またＡ１，Ａ２入力の両方が“Ｈ”レベルのとき
は、トランジスタ１，２は両方ともＯＦＦし、トランジ
スタ３，４は両方ともＯＮするので、Ｘ出力からは
“Ｌ”レベルが出力される。
【０００４】ところで、トランジスタ３，４は直列に接
続されているため、トランジスタ４のソース電位は常に
０Ｖであるが、トランジスタ３のソース電位は電流が流
れていない時には０Ｖであるが、電流が流れ始めると０
Ｖにはならない。これは、トランジスタ４のソース・ド
レイン間の電圧降下による。そして、ＭＳＯトランジス
タのＯＮ，ＯＦＦは、ソース・ゲート間の電位差で決定
されるため、トランジスタ４がＯＮ状態の時に、トラン
ジスタ３がＯＦＦからＯＮ、又はＯＮからＯＦＦに変化
する場合と、トランジスタ３がＯＮ状態の時に、トラン
ジスタ４がＯＦＦからＯＮ、又はＯＮからＯＦＦに変化
する場合とでは、ゲートに印加されるＡ１，Ａ２入力の
特性が異なる。
続されているため、トランジスタ４のソース電位は常に
０Ｖであるが、トランジスタ３のソース電位は電流が流
れていない時には０Ｖであるが、電流が流れ始めると０
Ｖにはならない。これは、トランジスタ４のソース・ド
レイン間の電圧降下による。そして、ＭＳＯトランジス
タのＯＮ，ＯＦＦは、ソース・ゲート間の電位差で決定
されるため、トランジスタ４がＯＮ状態の時に、トラン
ジスタ３がＯＦＦからＯＮ、又はＯＮからＯＦＦに変化
する場合と、トランジスタ３がＯＮ状態の時に、トラン
ジスタ４がＯＦＦからＯＮ、又はＯＮからＯＦＦに変化
する場合とでは、ゲートに印加されるＡ１，Ａ２入力の
特性が異なる。
【０００５】ＮＡＮＤゲート回路以外のゲート回路につ
いては説明を省略するが、同様に各入力端子毎に特性が
異なっている。
いては説明を省略するが、同様に各入力端子毎に特性が
異なっている。
【０００６】
【発明が解決しようとする課題】上記従来のＮＡＮＤゲ
ート回路において、Ａ１入力とＡ２入力の特性の違い
は、遅延時間の差異となって現れる。そして、近年、回
路の動作周波数は益々高くなってきており、この遅延時
間の差異が無視できなくなってきている。しかし、実際
に回路設計を行うとき、この遅延時間を考慮して設計を
行うのは、設計を更に複雑にすることになり、シミュレ
ーションのデータ量は数倍に増大し、時間もかかるよう
になる。
ート回路において、Ａ１入力とＡ２入力の特性の違い
は、遅延時間の差異となって現れる。そして、近年、回
路の動作周波数は益々高くなってきており、この遅延時
間の差異が無視できなくなってきている。しかし、実際
に回路設計を行うとき、この遅延時間を考慮して設計を
行うのは、設計を更に複雑にすることになり、シミュレ
ーションのデータ量は数倍に増大し、時間もかかるよう
になる。
【０００７】本発明は、従来のゲート回路における上記
問題点を解消するためになされたもので、各入力端子か
ら出力までの遅延時間などの特性が揃うようにしたゲー
ト回路を提供することを目的とする。
問題点を解消するためになされたもので、各入力端子か
ら出力までの遅延時間などの特性が揃うようにしたゲー
ト回路を提供することを目的とする。
【０００８】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、並列に接続され、それらのソー
ス電極を一方の電源に接続したＰ又はＮ−チャネルＭＯ
Ｓトランジスタ群と、直列に接続され、その一方の端部
に配置されているトランジスタのソース電極を他方の電
源に接続したＮ又はＰ−チャネルＭＯＳトランジスタ群
とを有する、ＣＭＯＳトランジスタ構成のゲート回路に
おいて、直列接続されたＮ又はＰ−チャネルＭＯＳトラ
ンジスタ群と同様の構造をもつＮ又はＰ−チャネルＭＯ
Ｓトランジスタ群を、そのトランジスタの直列数分だけ
並列に接続し、ゲート接続は、互いに直列接続されてい
るトランジスタ群に関しては、各トランジスタに全て異
なる入力を接続し、直列接続されたトランジスタ群を並
列接続したトランジスタ群に関しては、他方の電源から
最も離れている端部に配置されている各トランジスタの
ゲートに全て異なる入力を接続するように構成するもの
である。
決するため、本発明は、並列に接続され、それらのソー
ス電極を一方の電源に接続したＰ又はＮ−チャネルＭＯ
Ｓトランジスタ群と、直列に接続され、その一方の端部
に配置されているトランジスタのソース電極を他方の電
源に接続したＮ又はＰ−チャネルＭＯＳトランジスタ群
とを有する、ＣＭＯＳトランジスタ構成のゲート回路に
おいて、直列接続されたＮ又はＰ−チャネルＭＯＳトラ
ンジスタ群と同様の構造をもつＮ又はＰ−チャネルＭＯ
Ｓトランジスタ群を、そのトランジスタの直列数分だけ
並列に接続し、ゲート接続は、互いに直列接続されてい
るトランジスタ群に関しては、各トランジスタに全て異
なる入力を接続し、直列接続されたトランジスタ群を並
列接続したトランジスタ群に関しては、他方の電源から
最も離れている端部に配置されている各トランジスタの
ゲートに全て異なる入力を接続するように構成するもの
である。
【０００９】このように構成したゲート回路において
は、互いに直列接続されているトランジスタ群において
各トランジスタに全て異なる入力を接続しているので、
ゲート回路としての動作を確保し、また直列接続された
トランジスタ群を並列接続したトランジスタ群において
は、他方の電源から最も離れている端部に配置されてい
る各トランジスタのゲートに全て異なる入力を接続する
ようにしているので、各入力に対して同じ構成となり、
各入力の特性が揃うことになる。したがってゲート規模
の増大はあるものの、特性を優先するような用途には有
効であるほか、シミュレーションデータの単純化及び高
速化にも役立つ。
は、互いに直列接続されているトランジスタ群において
各トランジスタに全て異なる入力を接続しているので、
ゲート回路としての動作を確保し、また直列接続された
トランジスタ群を並列接続したトランジスタ群において
は、他方の電源から最も離れている端部に配置されてい
る各トランジスタのゲートに全て異なる入力を接続する
ようにしているので、各入力に対して同じ構成となり、
各入力の特性が揃うことになる。したがってゲート規模
の増大はあるものの、特性を優先するような用途には有
効であるほか、シミュレーションデータの単純化及び高
速化にも役立つ。
【００１０】
【実施例】次に実施例について説明する。図１の（Ｂ）
は、本発明に係るゲート回路の第１実施例を示す回路構
成図である。この実施例は、図１の（Ａ）に示す論理記
号で表されるＮＡＮＤゲート回路に本発明を適用したも
ので、図において、１，２はＰ−チャネルＭＯＳトラン
ジスタ、３，４，５，６はＮ−チャネルＭＯＳトランジ
スタである。そしてトランジスタ１は、ソースは電源
に、ドレインは出力端子９及びトランジスタ２，３，５
の各ドレインに接続されている。同様にトランジスタ２
のソースは電源に接続されている。そしてトランジスタ
３のソースはトランジスタ４のドレインに、トランジス
タ４のソースはグランドに接続されている。また同様
に、トランジスタ５のソースはトランジスタ６のドレイ
ンに、トランジスタ６のソースはグランドに接続されて
いる。そして、トランジスタ１，４，５の各ゲートはＡ
１入力が印加される入力端子７に接続され、トランジス
タ２，３，６の各ゲートはＡ２入力が印加される入力端
子８に接続されている。
は、本発明に係るゲート回路の第１実施例を示す回路構
成図である。この実施例は、図１の（Ａ）に示す論理記
号で表されるＮＡＮＤゲート回路に本発明を適用したも
ので、図において、１，２はＰ−チャネルＭＯＳトラン
ジスタ、３，４，５，６はＮ−チャネルＭＯＳトランジ
スタである。そしてトランジスタ１は、ソースは電源
に、ドレインは出力端子９及びトランジスタ２，３，５
の各ドレインに接続されている。同様にトランジスタ２
のソースは電源に接続されている。そしてトランジスタ
３のソースはトランジスタ４のドレインに、トランジス
タ４のソースはグランドに接続されている。また同様
に、トランジスタ５のソースはトランジスタ６のドレイ
ンに、トランジスタ６のソースはグランドに接続されて
いる。そして、トランジスタ１，４，５の各ゲートはＡ
１入力が印加される入力端子７に接続され、トランジス
タ２，３，６の各ゲートはＡ２入力が印加される入力端
子８に接続されている。
【００１１】このように構成されたＮＡＮＤゲート回路
は、直列に接続されたトランジスタ３，４と並列に、ゲ
ートへの入力信号の順序を入れ替えて直列接続したトラ
ンジスタ５，６を設けているので、トランジスタ３と６
及びトランジスタ４と５が、同期してＯＮ，ＯＦＦ動作
を行い、したがってＡ１，Ａ２の両入力の特性は一致す
る。また電流駆動能力も、ネックとなる直列接続部分が
並列化されるため、結果的に増大する。
は、直列に接続されたトランジスタ３，４と並列に、ゲ
ートへの入力信号の順序を入れ替えて直列接続したトラ
ンジスタ５，６を設けているので、トランジスタ３と６
及びトランジスタ４と５が、同期してＯＮ，ＯＦＦ動作
を行い、したがってＡ１，Ａ２の両入力の特性は一致す
る。また電流駆動能力も、ネックとなる直列接続部分が
並列化されるため、結果的に増大する。
【００１２】次に、第２実施例について説明する。この
実施例は、図２の（Ａ）に示す論理記号で表されるＮＯ
Ｒゲートに本発明を適用したもので、図２の（Ｂ）に示
すように、直列に接続されたＰ−チャネルＭＯＳトラン
ジスタ11，12と並列に、Ｐ−チャネルＭＯＳトランジス
タ13，14の直列接続回路を追加したものであり、図１に
示したＮＡＮＤゲート回路の場合と同様の作用効果を実
現している。なお図２の（Ｂ）において、15，16は並列
接続されたＮ−チャネルＭＯＳトランジスタで、前記並
列に接続された直列接続トランジスタ11，12及び13，14
からなる回路に直列に接続されている。
実施例は、図２の（Ａ）に示す論理記号で表されるＮＯ
Ｒゲートに本発明を適用したもので、図２の（Ｂ）に示
すように、直列に接続されたＰ−チャネルＭＯＳトラン
ジスタ11，12と並列に、Ｐ−チャネルＭＯＳトランジス
タ13，14の直列接続回路を追加したものであり、図１に
示したＮＡＮＤゲート回路の場合と同様の作用効果を実
現している。なお図２の（Ｂ）において、15，16は並列
接続されたＮ−チャネルＭＯＳトランジスタで、前記並
列に接続された直列接続トランジスタ11，12及び13，14
からなる回路に直列に接続されている。
【００１３】本発明は、２入力ゲート回路のみならず、
多入力ゲート回路にも同様に適用できることは明らかで
ある。図３の（Ｂ）は、図３の（Ａ）に示した論理記号
で表される３入力ＮＡＮＤ回路に本発明を適用した場合
の回路構成を示す図である。この場合、直列接続された
Ｎ−チャネルＭＯＳトランジスタ24，25，26と並列に、
直列接続されたＮ−チャネルＭＯＳトランジスタ27，2
8，29及びＮ−チャネルＭＯＳトランジスタ30，31，32
を追加挿入する。そしてソースがグランドに接続されて
いるトランジスタ32，29，26の各ゲートに、それぞれＡ
１，Ａ２，Ａ３の各入力が印加される入力端子を接続す
ることにより、入力の特性を揃えた３入力ＮＡＮＤ回路
を構成することができる。なお図３の（Ｂ）において、
21，22，23は並列接続されたＰ−チャネルＭＯＳトラン
ジスタで、前記並列に接続された直列接続トランジスタ
24，25，26、27，28，29及び30，31，32からなる回路に
対して直列に接続されている。
多入力ゲート回路にも同様に適用できることは明らかで
ある。図３の（Ｂ）は、図３の（Ａ）に示した論理記号
で表される３入力ＮＡＮＤ回路に本発明を適用した場合
の回路構成を示す図である。この場合、直列接続された
Ｎ−チャネルＭＯＳトランジスタ24，25，26と並列に、
直列接続されたＮ−チャネルＭＯＳトランジスタ27，2
8，29及びＮ−チャネルＭＯＳトランジスタ30，31，32
を追加挿入する。そしてソースがグランドに接続されて
いるトランジスタ32，29，26の各ゲートに、それぞれＡ
１，Ａ２，Ａ３の各入力が印加される入力端子を接続す
ることにより、入力の特性を揃えた３入力ＮＡＮＤ回路
を構成することができる。なお図３の（Ｂ）において、
21，22，23は並列接続されたＰ−チャネルＭＯＳトラン
ジスタで、前記並列に接続された直列接続トランジスタ
24，25，26、27，28，29及び30，31，32からなる回路に
対して直列に接続されている。
【００１４】更に本発明は、複合ゲート回路にも適用が
可能であり、その構成例として図４の（Ａ）で示す論理
記号で表される複合ゲート回路に本発明を適用した場合
の回路構成を図４の（Ｂ）に示す。なお図５に参考のた
めに、図４の（Ａ）で示す複合ゲート回路の従来の回路
構成を示す。図４の（Ｂ）に示すように、この複合ゲー
ト回路は、直列接続されたＰ−チャネルＭＯＳトランジ
スタ41，42，43と並列に、直列接続のＰ−チャネルＭＯ
Ｓトランジスタ44，45，46、及び直列接続のＰ−チャネ
ルＭＯＳトランジスタ47，48，49を追加挿入する。また
直列接続されたＰ−チャネルＭＯＳトランジスタ51，52
と並列に、直列接続のＰ−チャネルＭＯＳトランジスタ
53，54を追加挿入する。更に、並列接続されたＮ−チャ
ネルＭＯＳトランジスタ61，62と、並列接続されたＮ−
チャネルＭＯＳトランジスタ71，72，73を直列接続した
構造をもつ回路に、その直列接続関係だけを反対にした
Ｎ−チャネルＭＯＳトランジスタ74，75，76及び63，64
からなる回路を追加挿入する。そして、ゲートの接続を
図示のように上記各実施例と同様の手法で行うことによ
り、Ａ１，Ａ２入力及びＢ１，Ｂ２，Ｂ３入力の特性が
揃えられ、また出力駆動能力も増加する複合ゲート回路
が得られる。
可能であり、その構成例として図４の（Ａ）で示す論理
記号で表される複合ゲート回路に本発明を適用した場合
の回路構成を図４の（Ｂ）に示す。なお図５に参考のた
めに、図４の（Ａ）で示す複合ゲート回路の従来の回路
構成を示す。図４の（Ｂ）に示すように、この複合ゲー
ト回路は、直列接続されたＰ−チャネルＭＯＳトランジ
スタ41，42，43と並列に、直列接続のＰ−チャネルＭＯ
Ｓトランジスタ44，45，46、及び直列接続のＰ−チャネ
ルＭＯＳトランジスタ47，48，49を追加挿入する。また
直列接続されたＰ−チャネルＭＯＳトランジスタ51，52
と並列に、直列接続のＰ−チャネルＭＯＳトランジスタ
53，54を追加挿入する。更に、並列接続されたＮ−チャ
ネルＭＯＳトランジスタ61，62と、並列接続されたＮ−
チャネルＭＯＳトランジスタ71，72，73を直列接続した
構造をもつ回路に、その直列接続関係だけを反対にした
Ｎ−チャネルＭＯＳトランジスタ74，75，76及び63，64
からなる回路を追加挿入する。そして、ゲートの接続を
図示のように上記各実施例と同様の手法で行うことによ
り、Ａ１，Ａ２入力及びＢ１，Ｂ２，Ｂ３入力の特性が
揃えられ、また出力駆動能力も増加する複合ゲート回路
が得られる。
【００１５】このように、多くの複合ゲート回路の場
合、Ｐ−チャネルＭＯＳトランジスタ側及びＮ−チャネ
ルＭＯＳトランジスタ側を共に、直列接続部分と同様の
構造をもつものを並列化して追加挿入し、ゲート接続を
変更することにより、上記各実施例と同様の効果が得ら
れる。
合、Ｐ−チャネルＭＯＳトランジスタ側及びＮ−チャネ
ルＭＯＳトランジスタ側を共に、直列接続部分と同様の
構造をもつものを並列化して追加挿入し、ゲート接続を
変更することにより、上記各実施例と同様の効果が得ら
れる。
【００１６】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、回路規模は増大するが、各入力端子か
ら出力までの遅延時間などの特性を揃えたゲート回路を
実現することができる。したがってシミュレーションの
データ量を低減でき、またより正確なシミュレーション
を短時間で実行可能となるなどの効果が得られる。
本発明によれば、回路規模は増大するが、各入力端子か
ら出力までの遅延時間などの特性を揃えたゲート回路を
実現することができる。したがってシミュレーションの
データ量を低減でき、またより正確なシミュレーション
を短時間で実行可能となるなどの効果が得られる。
【図１】ＮＡＮＤゲート回路の論理記号及び本発明に係
るゲート回路の第１実施例を示す回路構成図である。
るゲート回路の第１実施例を示す回路構成図である。
【図２】ＮＯＲゲート回路の論理記号及び本発明の第２
実施例を示す回路構成図である。
実施例を示す回路構成図である。
【図３】３入力ＮＡＮＤゲート回路の論理記号及び第３
実施例を示す回路構成図である。
実施例を示す回路構成図である。
【図４】複合ゲート回路の論理記号及び第４実施例を示
す回路構成図である。
す回路構成図である。
【図５】図４に示した複合ゲート回路の従来の回路構成
例を示す図である。
例を示す図である。
【図６】ＮＡＮＤゲート回路の論理記号及び従来のＮＡ
ＮＤゲート回路の構成例を示す回路構成図である。
ＮＤゲート回路の構成例を示す回路構成図である。
１，２ Ｐ−チャネルＭＯＳトランジスタ ３，４，５，６ Ｎ−チャネルＭＯＳトランジスタ ７，８ 入力端子 ９ 出力端子
Claims (2)
- 【請求項１】 並列に接続され、それらのソース電極を
一方の電源に接続したＰ又はＮ−チャネルＭＯＳトラン
ジスタ群と、直列に接続され、その一方の端部に配置さ
れているトランジスタのソース電極を他方の電源に接続
したＮ又はＰ−チャネルＭＯＳトランジスタ群とを有す
る、ＣＭＯＳトランジスタ構成のゲート回路において、
直列接続されたＮ又はＰ−チャネルＭＯＳトランジスタ
群と同様の構造をもつＮ又はＰ−チャネルＭＯＳトラン
ジスタ群を、そのトランジスタの直列数分だけ並列に接
続し、ゲート接続は、互いに直列接続されているトラン
ジスタ群に関しては、各トランジスタに全て異なる入力
を接続し、直列接続されたトランジスタ群を並列接続し
たトランジスタ群に関しては、他方の電源から最も離れ
ている端部に配置されている各トランジスタのゲートに
全て異なる入力を接続するように構成したことを特徴と
するゲート回路。 - 【請求項２】 一端を一方の電源に接続した並列及び直
列に接続されたＰ又はＮ−チャネルＭＯＳトランジスタ
群と、一端を他方の電源に接続した直列及び並列に接続
されたＮ又はＰ−チャネルＭＯＳトランジスタ群とを有
する、ＣＭＯＳトランジスタ構成の複合ゲート回路にお
いて、並列接続されたトランジスタ群を固定ブロックと
し、該ブロックの直列接続群と同様の構造をもつ直列接
続群を、ブロックの直列数分だけ並列に接続し、ゲート
接続は、互いに直列接続されているブロックに関して
は、全て異なる入力を接続し、並列接続群に関しては、
他方の電源から最も離れている端部に配置されているブ
ロックに全て異なる入力を接続するように構成したこと
を特徴とする複合ゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5027195A JPH06224739A (ja) | 1993-01-25 | 1993-01-25 | ゲート回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5027195A JPH06224739A (ja) | 1993-01-25 | 1993-01-25 | ゲート回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06224739A true JPH06224739A (ja) | 1994-08-12 |
Family
ID=12214315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5027195A Withdrawn JPH06224739A (ja) | 1993-01-25 | 1993-01-25 | ゲート回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06224739A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5783950A (en) * | 1994-10-14 | 1998-07-21 | Mitsubishi Denki Kabushiki Kaisha | Phase comparator |
| US5825210A (en) * | 1996-10-28 | 1998-10-20 | Vlsi Technology | Symmetrical phase-frequency detector |
-
1993
- 1993-01-25 JP JP5027195A patent/JPH06224739A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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