JPS59112489A - Ｉｃメモリ - Google Patents
ＩｃメモリInfo
- Publication number
- JPS59112489A JPS59112489A JP57220652A JP22065282A JPS59112489A JP S59112489 A JPS59112489 A JP S59112489A JP 57220652 A JP57220652 A JP 57220652A JP 22065282 A JP22065282 A JP 22065282A JP S59112489 A JPS59112489 A JP S59112489A
- Authority
- JP
- Japan
- Prior art keywords
- speed
- memory
- circuit
- low
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明はＩＣメモリにおける出力機能の改良に関する。
（ｂ） 技術の背景
近年半導体技術の発達に伴い優れたＩＣ特にＩＣメモリ
が廉価に提供されるようになった。
が廉価に提供されるようになった。
ＩＣメモリの市場価格は本来需要供給のバランスの上に
形成されるが、製造側にお−ける量産効果の要因による
低価格化が極めて大きい。従って製造対象となるＩｃｅ
種が限定され、割合に短年月の経過であっても次第に新
品種に置換えられ、同一容量においても通常はより高速
動作の改良品種が提供されて旧品種は採算割れのため製
造中止となシ入手出来ない場合がしばしば存在する。一
方情報処理システムを始めとして広い分野で種々の装置
における制御機能を小形、高信頼且多様化する手段とし
て例えばマイクロプロセッサとＩＣメモリおよびソフト
ウェアの組合せに置換えるいわゆる電子化の傾向にある
。そしてこれ等の電子化回路における動作速度通常同期
方式によるサイクルタイムは広範囲に亘る。
形成されるが、製造側にお−ける量産効果の要因による
低価格化が極めて大きい。従って製造対象となるＩｃｅ
種が限定され、割合に短年月の経過であっても次第に新
品種に置換えられ、同一容量においても通常はより高速
動作の改良品種が提供されて旧品種は採算割れのため製
造中止となシ入手出来ない場合がしばしば存在する。一
方情報処理システムを始めとして広い分野で種々の装置
における制御機能を小形、高信頼且多様化する手段とし
て例えばマイクロプロセッサとＩＣメモリおよびソフト
ウェアの組合せに置換えるいわゆる電子化の傾向にある
。そしてこれ等の電子化回路における動作速度通常同期
方式によるサイクルタイムは広範囲に亘る。
（Ｃ） 従来技術と問題点
通常ＩＣメモリの高速化は上記の電子化回路例えばデー
タ処理システムの機能向上をもたらす点で好ましく、ラ
イトサイクルについてはＩＣメモリに堰込んだデータの
ＩＣメモリ内部における処理速度が早くなることで関連
回路に悪影響を及ぼすことはない。然しリードサイクル
については高速化ＩＣメモリを入手の都合によって例え
ば補修のため旧設計の低速回路に適用する場合単純に置
換するのには不具合を生じる０第１図に従来におけるＩ
Ｃメモリ回路のブロック図および第２図に従来における
低速および高速ＩＣメモリ使用時のタイムチャートを示
す。
タ処理システムの機能向上をもたらす点で好ましく、ラ
イトサイクルについてはＩＣメモリに堰込んだデータの
ＩＣメモリ内部における処理速度が早くなることで関連
回路に悪影響を及ぼすことはない。然しリードサイクル
については高速化ＩＣメモリを入手の都合によって例え
ば補修のため旧設計の低速回路に適用する場合単純に置
換するのには不具合を生じる０第１図に従来におけるＩ
Ｃメモリ回路のブロック図および第２図に従来における
低速および高速ＩＣメモリ使用時のタイムチャートを示
す。
図において１はＩＣメモリ、２はラッチ回路である。
遅いリードサイクルタイムｔＲｃを持つＩＣメモリ１の
リードサイクルにおいてアドレス信号ＡＤＤ。
リードサイクルにおいてアドレス信号ＡＤＤ。
〜ｍを印加してその出力データＤｏｕｔａの立上り即ち
アドレスアクセスタイムｔＡＡ、立下り即ち次サイクル
アドレスからのデータホールドタイムｔＯＨが得られる
とすれば通常この出力データｌ）□ｕｔａを受信してラ
ッチ回路２にストローブクロックＣＴ、ＫＳを印加しラ
ッチさせるタイミングｔｃはｔＡＡ−ｄｔｃ（ｔＲｃ
＋ｔｏ）Ｉに設定される。こ′１で図示省略したがより
高速のリードサイクルタイムｔ＋ｔｃ’を持つ別のＩＣ
メモリを従来の遅い回路に適用しようとすれば高速ＩＣ
メモリのアドレスアクセスタイムｔＡＡ′＜ｊＡＡ、デ
ータホールドタイムｔｏＨ’（ｔｏＨとなりストローブ
クロックＣＬＫＳのタイミングｔｃが第２図（Ｃ）対（
２）のようにずれて了いそのｉｔ適用出来なくなる欠点
があった。
アドレスアクセスタイムｔＡＡ、立下り即ち次サイクル
アドレスからのデータホールドタイムｔＯＨが得られる
とすれば通常この出力データｌ）□ｕｔａを受信してラ
ッチ回路２にストローブクロックＣＴ、ＫＳを印加しラ
ッチさせるタイミングｔｃはｔＡＡ−ｄｔｃ（ｔＲｃ
＋ｔｏ）Ｉに設定される。こ′１で図示省略したがより
高速のリードサイクルタイムｔ＋ｔｃ’を持つ別のＩＣ
メモリを従来の遅い回路に適用しようとすれば高速ＩＣ
メモリのアドレスアクセスタイムｔＡＡ′＜ｊＡＡ、デ
ータホールドタイムｔｏＨ’（ｔｏＨとなりストローブ
クロックＣＬＫＳのタイミングｔｃが第２図（Ｃ）対（
２）のようにずれて了いそのｉｔ適用出来なくなる欠点
があった。
（ｄ） 発明の目的
本発明の目的はこの欠点を除去するため高速ＩＣメモリ
にあって従来の遅いＩＣメモリに置換えても容易に対応
出来るよう高低速切換回路を有するＩＣメモリを提供し
ようとするものである。
にあって従来の遅いＩＣメモリに置換えても容易に対応
出来るよう高低速切換回路を有するＩＣメモリを提供し
ようとするものである。
（ｅ） 発明の構成
この目的はメモリセルアレイよυの出力信号を３−
バッファする出力部に別途高低速切替の設定に伴い正相
または逆相信号を出力するバッファ／インバータ回路、
高速出力信号をバッファする否定論理和によるゲート回
路および低速出力信号をバッファする信号遅延手段と否
定論理和よりなるゲート回路を備えてなり、前記バッフ
ァ／インバータ回路をして設定する高低速切替に従い両
ゲート回路の何れか一方を選択して高速または低速によ
る出力信号を送出せしめることを特徴とするＩＣメモリ
を提供することによって達成することが出来る０ （ｆ） 発明の実施例 以下図面を参照しつ＼本発明の一実施例について説明す
る。） 第３図は本発明の一実施例におけるＩＣメモリによるブ
ロック図および第４図はその出力部における具体化例ブ
ロック図である。図において１ａはＩＣメモリ、２はラ
ンチ回路、ＳＷはスイッチ、Ｒは抵抗更にＢＵＦＦ／Ｉ
ＮＶはバッファ／インバータ、Ｎ０Ｒ１，Ｎ０Ｒ２は否
定論理和回路、ＩＮＶ４− はインバータおよびＲｐは抵抗である１、本発明の一実
施例では従来の１出力のバッファ回路に代えて高低速設
定手段こ＼ではスイッチＳＷオフは高速、オンは低速に
よって出力信号を選択設定したが、実用としてはスイッ
チＳＷは必要なく例えば入力端子ＩＮＨＬを開放または
抵抗Ｒを介してＶＥｇに固定接続するか、あるいは必要
によっては低レベルまたは高レベル電位を与えてもよい
。
または逆相信号を出力するバッファ／インバータ回路、
高速出力信号をバッファする否定論理和によるゲート回
路および低速出力信号をバッファする信号遅延手段と否
定論理和よりなるゲート回路を備えてなり、前記バッフ
ァ／インバータ回路をして設定する高低速切替に従い両
ゲート回路の何れか一方を選択して高速または低速によ
る出力信号を送出せしめることを特徴とするＩＣメモリ
を提供することによって達成することが出来る０ （ｆ） 発明の実施例 以下図面を参照しつ＼本発明の一実施例について説明す
る。） 第３図は本発明の一実施例におけるＩＣメモリによるブ
ロック図および第４図はその出力部における具体化例ブ
ロック図である。図において１ａはＩＣメモリ、２はラ
ンチ回路、ＳＷはスイッチ、Ｒは抵抗更にＢＵＦＦ／Ｉ
ＮＶはバッファ／インバータ、Ｎ０Ｒ１，Ｎ０Ｒ２は否
定論理和回路、ＩＮＶ４− はインバータおよびＲｐは抵抗である１、本発明の一実
施例では従来の１出力のバッファ回路に代えて高低速設
定手段こ＼ではスイッチＳＷオフは高速、オンは低速に
よって出力信号を選択設定したが、実用としてはスイッ
チＳＷは必要なく例えば入力端子ＩＮＨＬを開放または
抵抗Ｒを介してＶＥｇに固定接続するか、あるいは必要
によっては低レベルまたは高レベル電位を与えてもよい
。
このようにすればＳＷオフ相当時はＮ０Ｒ１が選択され
てメモリセルアレイの出力はＮ０Ｒ１をバッファとして
出力され第２図（Ｃ）データ出力ｆＪ）ｏ ｕ ｔ ｂ
のタイミング、ＳＷオン相当時にはＮ０Ｒ２が選択され
更にＮ０Ｒ２の出力はこ＼ではＩＮＶｅ経由することで
予め設定された遅延を受けて第２図（ｂ）のデータ出力
ｐｏ ｕ ｔ ａのタイミングによＪＩＣメモリ１ａの
出力信号が得られる。尚上記は、否定論理和回路ＮＯＲ
を基本として構成したが論理和／積回路（ＡＮＤｌｏＲ
）にても同様に構成出来ることはいう迄もない。
てメモリセルアレイの出力はＮ０Ｒ１をバッファとして
出力され第２図（Ｃ）データ出力ｆＪ）ｏ ｕ ｔ ｂ
のタイミング、ＳＷオン相当時にはＮ０Ｒ２が選択され
更にＮ０Ｒ２の出力はこ＼ではＩＮＶｅ経由することで
予め設定された遅延を受けて第２図（ｂ）のデータ出力
ｐｏ ｕ ｔ ａのタイミングによＪＩＣメモリ１ａの
出力信号が得られる。尚上記は、否定論理和回路ＮＯＲ
を基本として構成したが論理和／積回路（ＡＮＤｌｏＲ
）にても同様に構成出来ることはいう迄もない。
（ｇ） 発明の効果
以上説明したように本発明によればＩＣメモリの出力部
における高低切替入力端子Ｔ’１ｓＪＨＬの操作によっ
て高速または低速側れか任意のデータ出力が得られるの
で低速から高速に亘る広い動作速度範囲に容易に対応出
来るので有用である６
における高低切替入力端子Ｔ’１ｓＪＨＬの操作によっ
て高速または低速側れか任意のデータ出力が得られるの
で低速から高速に亘る広い動作速度範囲に容易に対応出
来るので有用である６
第１図は従来におけるＩＣメモリ回路のブロック図、第
２図は従来における低速および高速ＩＣメモリ使用時の
タイムチャート、＠３図は本発明の一実施例におけるＩ
Ｃメモリ回路のブロック図、第４図はその出力部におけ
る具体化例ブロック図を示す。 図において１，１ａはＩＣメモリ、２はラッチ回路ＲＵ
Ｆ’Ｆ／ＩＮＶはバッファインバータ、Ｎ０Ｒｔ。 Ｎ０Ｒ２は否定論理和回路およびＩＮＶはインバータで
ある。
２図は従来における低速および高速ＩＣメモリ使用時の
タイムチャート、＠３図は本発明の一実施例におけるＩ
Ｃメモリ回路のブロック図、第４図はその出力部におけ
る具体化例ブロック図を示す。 図において１，１ａはＩＣメモリ、２はラッチ回路ＲＵ
Ｆ’Ｆ／ＩＮＶはバッファインバータ、Ｎ０Ｒｔ。 Ｎ０Ｒ２は否定論理和回路およびＩＮＶはインバータで
ある。
Claims (1)
- 【特許請求の範囲】 メモリセルアレイよりの出力信号をバッファする出力部
に別途高低速切替の設定に伴い正相または逆相信号を出
力するバッファ／インバータ回路。 高速出力信号をバッファする否定論理和によるゲート回
路および低速出力信号をバッファする信号遅延手段と否
定論理和よりなるゲート回路を備えてなり、前記バッフ
ァ／インバータ回路をして設定する高低速切替に従い両
ゲート回路の何れか一方を選択して高速または低速によ
る出力信号を送出せしめることを特徴とするＩＣメモリ
。 １ニー″ ２−；。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57220652A JPS59112489A (ja) | 1982-12-16 | 1982-12-16 | Ｉｃメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57220652A JPS59112489A (ja) | 1982-12-16 | 1982-12-16 | Ｉｃメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59112489A true JPS59112489A (ja) | 1984-06-28 |
Family
ID=16754321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57220652A Pending JPS59112489A (ja) | 1982-12-16 | 1982-12-16 | Ｉｃメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59112489A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4574469A (en) * | 1984-09-14 | 1986-03-11 | Motorola, Inc. | Process for self-aligned buried layer, channel-stop, and isolation |
| US4583282A (en) * | 1984-09-14 | 1986-04-22 | Motorola, Inc. | Process for self-aligned buried layer, field guard, and isolation |
-
1982
- 1982-12-16 JP JP57220652A patent/JPS59112489A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4574469A (en) * | 1984-09-14 | 1986-03-11 | Motorola, Inc. | Process for self-aligned buried layer, channel-stop, and isolation |
| US4583282A (en) * | 1984-09-14 | 1986-04-22 | Motorola, Inc. | Process for self-aligned buried layer, field guard, and isolation |
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