JPS59112609A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59112609A JPS59112609A JP57222468A JP22246882A JPS59112609A JP S59112609 A JPS59112609 A JP S59112609A JP 57222468 A JP57222468 A JP 57222468A JP 22246882 A JP22246882 A JP 22246882A JP S59112609 A JPS59112609 A JP S59112609A
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- grooves
- semiconductor device
- warpage
- elements
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
Landscapes
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、熱処理エフ函におけるウェハの反りを緩和
できる半導体装置の製造方法に関する。
できる半導体装置の製造方法に関する。
従来の半導体装置、特にバイポーラ集積回路の製造工程
において使用される半導体基体（ウェハ）は、表面が鏡
面研摩面でその裏面には研摩後エツチング加工が施され
ている。このような半導体ウェハの表１．１ｎ上に、埋
込み拡赦、エピタキシャル層を形成後、酸化、フォトエ
ッチング工程、拡散工程等を数回繰り返し、そのＵｉ電
極形成を行なっている。
において使用される半導体基体（ウェハ）は、表面が鏡
面研摩面でその裏面には研摩後エツチング加工が施され
ている。このような半導体ウェハの表１．１ｎ上に、埋
込み拡赦、エピタキシャル層を形成後、酸化、フォトエ
ッチング工程、拡散工程等を数回繰り返し、そのＵｉ電
極形成を行なっている。
ところで、上述したような半導体装置の製造工程におけ
る熱処理工程では、特に温度および時間スケジュール、
熱処理回数、ロット編成方法、ウェハの形状、厚さ、直
径等の茶柱によってウェハの反）が異なυ、また、一般
的なバイポーラ集積回路においてはウエノ・の片面のみ
に拡散層や１１化膜、気相成長膜等が形成されるため処
理面と未処理面との熱膨張係数差によって熱処理工程で
ウェハの反わが発生する。
る熱処理工程では、特に温度および時間スケジュール、
熱処理回数、ロット編成方法、ウェハの形状、厚さ、直
径等の茶柱によってウェハの反）が異なυ、また、一般
的なバイポーラ集積回路においてはウエノ・の片面のみ
に拡散層や１１化膜、気相成長膜等が形成されるため処
理面と未処理面との熱膨張係数差によって熱処理工程で
ウェハの反わが発生する。
このようなウェハの反りを低減するだめの一般的な方法
としては、熱処理工程のプロセス最適化や低温度化、あ
るいはウニ／・加工面の改良として、例えば鏡面、研ｊ
ｊ；ＩＩ面、エツチング訓工１ｍ等の組み合せによるウ
エノ・表面の改善、さらには表面保簡膜の膜質や膜構造
の改善が種々検討されているが、今だに充分な対策は得
られず、ウェハの反りによるウェハの割れやフォトエツ
チングプロセスにおけるマスク合せ７１ｙ度の低下等に
よる歩留り低下の問題かあった。
としては、熱処理工程のプロセス最適化や低温度化、あ
るいはウニ／・加工面の改良として、例えば鏡面、研ｊ
ｊ；ＩＩ面、エツチング訓工１ｍ等の組み合せによるウ
エノ・表面の改善、さらには表面保簡膜の膜質や膜構造
の改善が種々検討されているが、今だに充分な対策は得
られず、ウェハの反りによるウェハの割れやフォトエツ
チングプロセスにおけるマスク合せ７１ｙ度の低下等に
よる歩留り低下の問題かあった。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、熱処理工程におけるウェハの
反シを低減できウェハの割れやフォトエツチングプロセ
スにおけるマスク合せ精度の低下を防止できる半導体装
置の製造方法を提供することである。
その目的とするところは、熱処理工程におけるウェハの
反シを低減できウェハの割れやフォトエツチングプロセ
スにおけるマスク合せ精度の低下を防止できる半導体装
置の製造方法を提供することである。
すなわち、この発明においては、ウェハの少なくとも一
方の表面上に予め溝を穿設し、このウェハ上に素子を形
成することにより熱処理工程時に発生する熱的および機
械的応力を分断してウェハの反りを低減し、ウェハの割
れやマスク合わせ精度の低下を防止するものである。
方の表面上に予め溝を穿設し、このウェハ上に素子を形
成することにより熱処理工程時に発生する熱的および機
械的応力を分断してウェハの反りを低減し、ウェハの割
れやマスク合わせ精度の低下を防止するものである。
〔発明の実施−１５１１１
以下、この発明の一実施例について図面を参照して説明
する。８４１図（ａ） 、（ｂ）はその製造工程を説明
するブこめのもので、（ａ）図はウェハの断面図、（ｂ
）図はその平面図を示している。すなわち、ウェハ１１
の両面に予め溝１２を格子状に穿設したもので、このよ
うなウェハ１ノ上に素子を形成して回路を植成する。上
記ｔ？ｔ１２，１２゜・・・の形成は、ダイヤモンドブ
レードあるいはダイヤモンドカッター等によって機械的
に形成するか、あるいはエツチング処理によって化学的
に形成する。また機械的に溝を形成した後、溝表面を若
干エツチングしても良い。
する。８４１図（ａ） 、（ｂ）はその製造工程を説明
するブこめのもので、（ａ）図はウェハの断面図、（ｂ
）図はその平面図を示している。すなわち、ウェハ１１
の両面に予め溝１２を格子状に穿設したもので、このよ
うなウェハ１ノ上に素子を形成して回路を植成する。上
記ｔ？ｔ１２，１２゜・・・の形成は、ダイヤモンドブ
レードあるいはダイヤモンドカッター等によって機械的
に形成するか、あるいはエツチング処理によって化学的
に形成する。また機械的に溝を形成した後、溝表面を若
干エツチングしても良い。
上述したように、半導体基体として予め溝を形成したも
のに従来と同様な工程を用いて素子形成を行なえば、熱
処理工程において発生する熱的１機械的応力を上記？ｉ
ｌ １２ 、１２ 、・・・によって分断できるのでウ
ェハの反υを低減できる。
のに従来と同様な工程を用いて素子形成を行なえば、熱
処理工程において発生する熱的１機械的応力を上記？ｉ
ｌ １２ 、１２ 、・・・によって分断できるのでウ
ェハの反υを低減できる。
万お、溝の形状や幅、深さ等は熱処理のプロセス条件や
ウェハの形状等によって異なるため、最適な値を設定す
る必要がある。まだ、上記溝１２．１２．・・・をウェ
ハのダイシングライン上に形成すれば内部回路に影・ゝ
Ｅを与えることもない。
ウェハの形状等によって異なるため、最適な値を設定す
る必要がある。まだ、上記溝１２．１２．・・・をウェ
ハのダイシングライン上に形成すれば内部回路に影・ゝ
Ｅを与えることもない。
従って、上述しん半導体装置の製造方法によれば、従来
プロセスを大きく変えることなくウェハの反りを効果的
に低減できる。
プロセスを大きく変えることなくウェハの反りを効果的
に低減できる。
なお、上記実施例ではウェハの両面に溝を穿設したが、
第２図あるいは第３図に示すように表面あるいは裏面の
みでもほぼ同様な効果が期待できる。まだ、素子形成の
最初の工程で溝を形成したが、第４図に示すようにウェ
ハ１１上にシリコン酸化膜１３を形成してノ４ターニン
グし、星形の不純物層１４を形成した後、ウェハ１１の
裏面に溝１２，１２．・・・を穿設しても良い。あるい
は第５図に示すようにウェハ１１上にＮ形の不純物層１
４を形成し、この上にエピタキシャル層１５を形成して
からウェハ１１の裏面に＠１２，１２．・・・を穿設し
ても良い。さらに、上記各実施例では溝を穿設したが、
第６図に示すようにウェハ１１の裏面に溝穴１６゜１６
、・・・をマ） ＩＪワックス状配設しても良い。
第２図あるいは第３図に示すように表面あるいは裏面の
みでもほぼ同様な効果が期待できる。まだ、素子形成の
最初の工程で溝を形成したが、第４図に示すようにウェ
ハ１１上にシリコン酸化膜１３を形成してノ４ターニン
グし、星形の不純物層１４を形成した後、ウェハ１１の
裏面に溝１２，１２．・・・を穿設しても良い。あるい
は第５図に示すようにウェハ１１上にＮ形の不純物層１
４を形成し、この上にエピタキシャル層１５を形成して
からウェハ１１の裏面に＠１２，１２．・・・を穿設し
ても良い。さらに、上記各実施例では溝を穿設したが、
第６図に示すようにウェハ１１の裏面に溝穴１６゜１６
、・・・をマ） ＩＪワックス状配設しても良い。
この発明による半導体装置の製造方法とＩ従来プロセろ
によるウェハの反）量とを比較したところ１２００℃で
５時間の熱処理工程後、従来の製造方法では４〜６μｍ
の反りが発生したのに対し、同一条件の熱処理で２〜３
μｍの反シ量に抑えることができた。第７図は上記ウェ
ハの反υ量の測定結果を示すもので、図においてＡが従
来の製造方法におけるウェハの反り量、Ｂは第１図（ａ
） 、 （ｂ）に示したウェハの反り量、Ｃは第３図に
示しだウェハの反り量、Ｄは第５図に示したウェハの反
り量金示しており、第４図および第５図に示したように
Ｎ形の不純物層や二−タキシャル層の形成後に溝を形成
しても充分に効果が得られることを確認した。
によるウェハの反）量とを比較したところ１２００℃で
５時間の熱処理工程後、従来の製造方法では４〜６μｍ
の反りが発生したのに対し、同一条件の熱処理で２〜３
μｍの反シ量に抑えることができた。第７図は上記ウェ
ハの反υ量の測定結果を示すもので、図においてＡが従
来の製造方法におけるウェハの反り量、Ｂは第１図（ａ
） 、 （ｂ）に示したウェハの反り量、Ｃは第３図に
示しだウェハの反り量、Ｄは第５図に示したウェハの反
り量金示しており、第４図および第５図に示したように
Ｎ形の不純物層や二−タキシャル層の形成後に溝を形成
しても充分に効果が得られることを確認した。
上述したように、ウェハの反り量を低減することによっ
て、バイポーラ集積回路の製造歩留りが従来の製造方法
に比べて約５％向上できた。
て、バイポーラ集積回路の製造歩留りが従来の製造方法
に比べて約５％向上できた。
〔発明の効果〕
以上説明したようにこの発明によれば、熱処理工程にお
けるウェハの反シを低減できウェハの割れやフォトエツ
チングプロセスにおけるマスク合せ精度の低下を防止で
きるすぐれた半導体装置の製造方法が得られる。
けるウェハの反シを低減できウェハの割れやフォトエツ
チングプロセスにおけるマスク合せ精度の低下を防止で
きるすぐれた半導体装置の製造方法が得られる。
第１図はこの発明の一実施例に係る半導体装置の製造方
法を説明するだめの図、第２図ないし第６図はそれぞれ
この発明の他の実施例を説明するだめの図、第７図はウ
エノ・の反り量を示す図である。 １ノ・・・半導体基体（ウエノ・）、１２・・・溝。 出願人代理人 弁理士 鈴 工 武 彦牙１図 １・２図 牙３図 一４図 ノ ／ １２ １２ 牙６図
法を説明するだめの図、第２図ないし第６図はそれぞれ
この発明の他の実施例を説明するだめの図、第７図はウ
エノ・の反り量を示す図である。 １ノ・・・半導体基体（ウエノ・）、１２・・・溝。 出願人代理人 弁理士 鈴 工 武 彦牙１図 １・２図 牙３図 一４図 ノ ／ １２ １２ 牙６図
Claims (1)
- 半導体基体の少なくとも一方の表面上に溝を穿設する工
程を具備し、熱処理工ＨＨ，，Ｈで発生する応力をこの
（１稀によって分断して上記半導体基体のそりを緩和せ
しめることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57222468A JPS59112609A (ja) | 1982-12-18 | 1982-12-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57222468A JPS59112609A (ja) | 1982-12-18 | 1982-12-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59112609A true JPS59112609A (ja) | 1984-06-29 |
Family
ID=16782886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57222468A Pending JPS59112609A (ja) | 1982-12-18 | 1982-12-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59112609A (ja) |
-
1982
- 1982-12-18 JP JP57222468A patent/JPS59112609A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3920492A (en) | Process for manufacturing a semiconductor device with a silicon monocrystalline body having a specific crystal plane | |
| KR0148500B1 (ko) | 반도체 디바이스 및 그 제조 방법 | |
| JP3454033B2 (ja) | シリコンウェーハおよびその製造方法 | |
| JPH04162609A (ja) | ディスクリート素子用基板の製造方法 | |
| JPS59112609A (ja) | 半導体装置の製造方法 | |
| US5397903A (en) | Semiconductor substrate for gettering | |
| JPH0562867A (ja) | シリコンウエハおよび半導体装置の製法 | |
| JP7645729B2 (ja) | 半導体装置の製造方法 | |
| JPH0414811A (ja) | シリコン単結晶基板 | |
| JP2021141090A (ja) | 縦型化合物半導体デバイスの製造方法 | |
| JP2846986B2 (ja) | 半導体ウェーハの製造方法 | |
| JPS60198735A (ja) | 半導体装置の製造方法 | |
| JPS5821854A (ja) | 半導体回路素子 | |
| JPS62171112A (ja) | 半導体基体の製造方法 | |
| JPS61125145A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH0616498B2 (ja) | エピタキシアルウエ−ハの製造方法 | |
| JPS60236243A (ja) | 半導体基板の製造方法 | |
| JPH06188311A (ja) | 半導体素子切断方法 | |
| JPH02170522A (ja) | 半導体装置の製造方法 | |
| JPH0582526A (ja) | 半導体基板 | |
| JPH03222427A (ja) | 半導体装置 | |
| JPS60101944A (ja) | 誘電体絶縁分離基板の製造方法 | |
| JPS5840337B2 (ja) | 半導体集積回路の製造方法 | |
| JPS59171115A (ja) | 半導体装置基板の製造方法 | |
| JP2610420B2 (ja) | 半導体基板のエツチング方法 |