JPS59113655A - 半導体装置 - Google Patents
半導体装置Info
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- JPS59113655A JPS59113655A JP57224572A JP22457282A JPS59113655A JP S59113655 A JPS59113655 A JP S59113655A JP 57224572 A JP57224572 A JP 57224572A JP 22457282 A JP22457282 A JP 22457282A JP S59113655 A JPS59113655 A JP S59113655A
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- insulating films
- small
- semiconductor device
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- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/482—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes for individual devices provided for in groups H10D8/00 - H10D48/00, e.g. for power transistors
- H10W20/484—Interconnections having extended contours, e.g. pads having mesh shape or interconnections comprising connected parallel stripes
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- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07541—Controlling the environment, e.g. atmosphere composition or temperature
- H10W72/07551—Controlling the environment, e.g. atmosphere composition or temperature characterised by changes in properties of the bond wires during the connecting
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- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
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- H10W72/50—Bond wires
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- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/934—Cross-sectional shape, i.e. in side view
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明Fi1半導体装置に関しA特に露出領域に金属
膜を被着し、これにリードを結合したもの15 vcお
いて金属嘆内に絶縁膜を設けたものに関する。
膜を被着し、これにリードを結合したもの15 vcお
いて金属嘆内に絶縁膜を設けたものに関する。
従来)上記の半導体装置には第1図に示すようなものが
あった。第1図vcおいて−1はコレクタ領域12はベ
ース領域、3はエミッタ領域で1一方の主表面4上にお
けるエミッタ領域3の中央に20は例えば酸化シリコン
等の絶縁膜5が設けられ・主表面4におけるエミッタ領
域3と絶縁膜5とにアルミニウム等の電極金属膜6が蒸
着され1絶縁膜5上の金属膜6にエミッタリード7が結
合きれている。なお8.9も絶縁膜、lOも金属膜%
11はベースリード−12は放熱板、13は半田層であ
る。
あった。第1図vcおいて−1はコレクタ領域12はベ
ース領域、3はエミッタ領域で1一方の主表面4上にお
けるエミッタ領域3の中央に20は例えば酸化シリコン
等の絶縁膜5が設けられ・主表面4におけるエミッタ領
域3と絶縁膜5とにアルミニウム等の電極金属膜6が蒸
着され1絶縁膜5上の金属膜6にエミッタリード7が結
合きれている。なお8.9も絶縁膜、lOも金属膜%
11はベースリード−12は放熱板、13は半田層であ
る。
このような半導体装置では、絶縁膜5を設けて゛いるの
で・逆バイアヌ蒔ニエミ゛ツタリード7の結合部分の真
下に電流が集中するのを綴和でき、逆バイアヌASO(
動作安定領域)を拡大できる。
で・逆バイアヌ蒔ニエミ゛ツタリード7の結合部分の真
下に電流が集中するのを綴和でき、逆バイアヌASO(
動作安定領域)を拡大できる。
しかし・金属膜6とエミッタ領域3との境界には熱処理
によって薄く合金層が形成葛れるので1強固に結合され
ているが、金属膜6と絶縁膜5との境界は単に金属膜6
が絶縁膜5に(=J着しているだけであるので、エミッ
タリード7を金属膜6に結合した際に、その結合部分の
金属膜6が剥れることがあり、製造における歩留りが悪
いという欠点があった。
によって薄く合金層が形成葛れるので1強固に結合され
ているが、金属膜6と絶縁膜5との境界は単に金属膜6
が絶縁膜5に(=J着しているだけであるので、エミッ
タリード7を金属膜6に結合した際に、その結合部分の
金属膜6が剥れることがあり、製造における歩留りが悪
いという欠点があった。
この発明は1逆バイアスASOを拡大できると共に歩留
りを向上式せた半導体装置を提供することを目的とする
。
りを向上式せた半導体装置を提供することを目的とする
。
以下・この考案を第2図乃至第4図に示すl実施例に基
づいて説明する。この実施例は第2図にボすようにエミ
ッタ領域3の主表面4上に小さな間隙15をおいて小絶
縁膜和−16を設けたものである。
づいて説明する。この実施例は第2図にボすようにエミ
ッタ領域3の主表面4上に小さな間隙15をおいて小絶
縁膜和−16を設けたものである。
これら小絶縁III 16 &′iエミッタリード7の
結合位置の真下に設けられており、それぞれ従来の絶縁
膜5よりも幅寸法を小さくしたもので1第3図乃至第5
図に示すようにスリント状16a・点状16 ’bまた
は網状16cvc構成したものである。そして小絶縁1
漢群16間の各間隔15には金属I漢6が侵入している
。
結合位置の真下に設けられており、それぞれ従来の絶縁
膜5よりも幅寸法を小さくしたもので1第3図乃至第5
図に示すようにスリント状16a・点状16 ’bまた
は網状16cvc構成したものである。そして小絶縁1
漢群16間の各間隔15には金属I漢6が侵入している
。
このように構成した半導体装置では、エミッタリード7
の真下の金属膜6内に小絶縁膜群16を形成しているの
でλ逆バイアスASOを拡大することができ、しかも各
小絶縁膜群16間の間隔15vc侵入した金属j摸6と
エミッタ領域3との境界には熱処理によって薄く合金層
が形成され1両者は強固に結合されるので、エミッタリ
ード7を金属膜6に結合した際にその結合部分の金属膜
6が剥れることがなく、製造時における歩留りを向上さ
せることができる。
の真下の金属膜6内に小絶縁膜群16を形成しているの
でλ逆バイアスASOを拡大することができ、しかも各
小絶縁膜群16間の間隔15vc侵入した金属j摸6と
エミッタ領域3との境界には熱処理によって薄く合金層
が形成され1両者は強固に結合されるので、エミッタリ
ード7を金属膜6に結合した際にその結合部分の金属膜
6が剥れることがなく、製造時における歩留りを向上さ
せることができる。
上記の実施例ではNPNのトランジスタのエミッタ領域
にこの考案を実施したが、PNPのトランジスタのエミ
ッタ領域にも実施できるしゞ、サイリヌタのカソード領
域にも実施できる。δらに小絶縁膜群16の点状のもの
16bはそれぞれ平面形状を矩形としたが1円形のもの
としてもよい。
にこの考案を実施したが、PNPのトランジスタのエミ
ッタ領域にも実施できるしゞ、サイリヌタのカソード領
域にも実施できる。δらに小絶縁膜群16の点状のもの
16bはそれぞれ平面形状を矩形としたが1円形のもの
としてもよい。
第1図は従来の半導体装置の縦断面図、第2図はこの発
明による半導体装置の縦断面図、第3図乃至第5図はそ
れぞれ同半導体装置に用いる小絶縁膜群の平面図である
。 3・・・領域14・・・−表面−6・・・電極金属膜1
7・・・リード116・・・小絶縁膜群。
明による半導体装置の縦断面図、第3図乃至第5図はそ
れぞれ同半導体装置に用いる小絶縁膜群の平面図である
。 3・・・領域14・・・−表面−6・・・電極金属膜1
7・・・リード116・・・小絶縁膜群。
Claims (1)
- 5(1)半導体の一表面上に導電形式を異にする複数の
領域を有し、この各領域上にそれぞれ電極金属膜を被着
した半導体装置において少くとも一部の上記電極金属膜
と上記半導体との間に、複数に分断された絶縁膜群を介
在させ、当該電極金属膜に1o 対するリードを上記分
断された絶縁膜群の真上において結合したことを特徴と
する半導体装@0
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57224572A JPS59113655A (ja) | 1982-12-20 | 1982-12-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57224572A JPS59113655A (ja) | 1982-12-20 | 1982-12-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59113655A true JPS59113655A (ja) | 1984-06-30 |
| JPH0144015B2 JPH0144015B2 (ja) | 1989-09-25 |
Family
ID=16815853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57224572A Granted JPS59113655A (ja) | 1982-12-20 | 1982-12-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59113655A (ja) |
-
1982
- 1982-12-20 JP JP57224572A patent/JPS59113655A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0144015B2 (ja) | 1989-09-25 |
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