JPS59115603A - ス−パ−ベ−タ・トランジスタの入力電流補償回路 - Google Patents
ス−パ−ベ−タ・トランジスタの入力電流補償回路Info
- Publication number
- JPS59115603A JPS59115603A JP58172864A JP17286483A JPS59115603A JP S59115603 A JPS59115603 A JP S59115603A JP 58172864 A JP58172864 A JP 58172864A JP 17286483 A JP17286483 A JP 17286483A JP S59115603 A JPS59115603 A JP S59115603A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- current
- circuit
- compensation
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000000295 complement effect Effects 0.000 claims description 2
- 230000009977 dual effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 230000003321 amplification Effects 0.000 description 5
- 238000003199 nucleic acid amplification method Methods 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 2
- 102000016917 Complement C1 Human genes 0.000 description 1
- 108010028774 Complement C1 Proteins 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/4508—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using bipolar transistors as the active amplifying circuit
- H03F3/45098—PI types
- H03F3/45103—Non-folded cascode stages
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/56—Modifications of input or output impedances, not otherwise provided for
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/261—Amplifier which being suitable for instrumentation applications
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術的背景
〔発明の技術分野〕
本発明は、電気的増幅回路、より詳細にはスーパーベー
タ・トランジスタを使用した増幅器に関する。
タ・トランジスタを使用した増幅器に関する。
「スーツミーベータ・トランジスタ」は、一般的に１，
０００〜５，０００程度の高利得を得るために、非常に
少量のド−ピングをしたベースを備え、あるいは（−ス
に十分に打ち込まれたエミッタを有している。したがっ
てスーパーベータ・トランジスタを使用した増幅器は、
他の増幅器よりも高い増幅度を得ることができる。しか
しながら、そのようなスーパーベータ・トランジスタを
使用したために、より低利得のトランジスタを使用した
場合には存在しなかった制御上の問題が生じた。特に、
増幅器入力バイアス電流を補償するための正確な機構を
明らかにすることが重大な問題であった。
０００〜５，０００程度の高利得を得るために、非常に
少量のド−ピングをしたベースを備え、あるいは（−ス
に十分に打ち込まれたエミッタを有している。したがっ
てスーパーベータ・トランジスタを使用した増幅器は、
他の増幅器よりも高い増幅度を得ることができる。しか
しながら、そのようなスーパーベータ・トランジスタを
使用したために、より低利得のトランジスタを使用した
場合には存在しなかった制御上の問題が生じた。特に、
増幅器入力バイアス電流を補償するための正確な機構を
明らかにすることが重大な問題であった。
第１図は、通常のトランジスタと、公知の入力電流補償
回路を具備した、従来よりある代表的な計装用増幅器を
示したものである。この増幅器は、それぞれのベース接
続された入力１，２を備えた増幅用トランジスタＱ１．
Ｑ２と、Ｑ、１ 、 Ｑ２のそれぞれに電流を供給する
電流源Ｉ’ｌ 、Ｉ２と、それら２つのトランジスタの
エミッタ間に接続された抵抗Ｒとから構成される。同図
に示すように、それらのトランジスタのエミッタは電圧
−電流変換器４に接続され、コレクタの出力は第２増幅
段に接続できる。しかし、Ｑｌ及びＱ２のベース電流は
望ましくない増幅器入力電流を導く。そこで、その入力
バイアス電流の影響を除去する補１賞電流を与えるため
に、Ｑｌ、Ｑ２と同じトランジスタＱ６をさらに備えて
いる。電流源■６は、ＩＩ、Ｉ２に等しく、Ｑ６を流れ
る電流がＱｌ、Ｑ２を流れる電流とほぼ等しくなるよう
にＱ３のエミッタに接続されており、Ｑろのコレクタは
正電圧バスに接続されている。
回路を具備した、従来よりある代表的な計装用増幅器を
示したものである。この増幅器は、それぞれのベース接
続された入力１，２を備えた増幅用トランジスタＱ１．
Ｑ２と、Ｑ、１ 、 Ｑ２のそれぞれに電流を供給する
電流源Ｉ’ｌ 、Ｉ２と、それら２つのトランジスタの
エミッタ間に接続された抵抗Ｒとから構成される。同図
に示すように、それらのトランジスタのエミッタは電圧
−電流変換器４に接続され、コレクタの出力は第２増幅
段に接続できる。しかし、Ｑｌ及びＱ２のベース電流は
望ましくない増幅器入力電流を導く。そこで、その入力
バイアス電流の影響を除去する補１賞電流を与えるため
に、Ｑｌ、Ｑ２と同じトランジスタＱ６をさらに備えて
いる。電流源■６は、ＩＩ、Ｉ２に等しく、Ｑ６を流れ
る電流がＱｌ、Ｑ２を流れる電流とほぼ等しくなるよう
にＱ３のエミッタに接続されており、Ｑろのコレクタは
正電圧バスに接続されている。
Ｑ６のベースは、ベースが共通に接０１．されたトラン
ジスタＱ４．Ｑ５．Ｑ６から成るカレントミラー回路に
接続されている。Ｑｌ、Ｑ２．Ｑろは整合され、はぼ等
しいエミッタ電流で動作するため、それらのベース電流
もほぼ等しい。Ｑ６のベース電流は、カレントミラー回
路を介して反射され、Ｑｌ、Ｑ２のベース電流と組合わ
される。その結果、入力電流はほぼ相殺される。
ジスタＱ４．Ｑ５．Ｑ６から成るカレントミラー回路に
接続されている。Ｑｌ、Ｑ２．Ｑろは整合され、はぼ等
しいエミッタ電流で動作するため、それらのベース電流
もほぼ等しい。Ｑ６のベース電流は、カレントミラー回
路を介して反射され、Ｑｌ、Ｑ２のベース電流と組合わ
される。その結果、入力電流はほぼ相殺される。
第１図の回路は、望ましくない「緩放電」ノードを有す
る。同４求に、Ｑｌ、Ｑ２がスーパーに一タ・トランジ
スタによって置き換えられると、それらのデバイスのコ
レクタ降伏電圧がわずか数ボルトであるために、１つの
問題か生じ得る。この問題を解決するために従来より使
用されてきた回路が第２図に示されている。この回路は
、本特許出願の承継人である、カリフォルニア州、サン
タクララのプレシジ“ジン・モノリンツクス社（Ｐｒｅ
ｃｉｓｉｏｎ Ｍｏｎｏｌｉｔｈｉｃｓ 、 Ｉｎｃ
、）製のｏｐ−２７演算増幅器に使用された回路である
。そして、この回路は、Ｑｌ、Ｑ２のコレクタ・エミッ
タ回路に、さらに電圧制限トランジスタ回路Ｑ７．Ｑ８
．Ｑ９およびＱＩＯ，Ｑｌｌ。
る。同４求に、Ｑｌ、Ｑ２がスーパーに一タ・トランジ
スタによって置き換えられると、それらのデバイスのコ
レクタ降伏電圧がわずか数ボルトであるために、１つの
問題か生じ得る。この問題を解決するために従来より使
用されてきた回路が第２図に示されている。この回路は
、本特許出願の承継人である、カリフォルニア州、サン
タクララのプレシジ“ジン・モノリンツクス社（Ｐｒｅ
ｃｉｓｉｏｎ Ｍｏｎｏｌｉｔｈｉｃｓ 、 Ｉｎｃ
、）製のｏｐ−２７演算増幅器に使用された回路である
。そして、この回路は、Ｑｌ、Ｑ２のコレクタ・エミッ
タ回路に、さらに電圧制限トランジスタ回路Ｑ７．Ｑ８
．Ｑ９およびＱＩＯ，Ｑｌｌ。
Ｑｌ２をそれぞれ接続することにより、上記の増幅トラ
ンジスタＱ１．Ｑ２のコレクタ降伏の問題をほとんど解
決した。Ｑ８．ＱｌｌはそれぞれＱｌ、Ｑ２及びそれら
の電流源■１及び工２に直列に接続されている。これら
の電圧制限回路の他のトランジスタはＱ８．Ｑｌｌのベ
ースとＱｌ。
ンジスタＱ１．Ｑ２のコレクタ降伏の問題をほとんど解
決した。Ｑ８．ＱｌｌはそれぞれＱｌ、Ｑ２及びそれら
の電流源■１及び工２に直列に接続されている。これら
の電圧制限回路の他のトランジスタはＱ８．Ｑｌｌのベ
ースとＱｌ。
Ｑ２のエミッタとの間のそれぞれ２つのペースエミッタ
間降下を加えるために接続されている。
間降下を加えるために接続されている。
電流源の第２の組であるＩ４ 、Ｉ５はそれぞれＱ８゜
Ｑｌｌのベースと、電圧制限回路の他のトランジスタに
電流を供給しており、その結果、Ｑ １ 、 Ｑ２ノコ
レクタ・ベース間電圧はほぼ０ボルトに保りれている。
Ｑｌｌのベースと、電圧制限回路の他のトランジスタに
電流を供給しており、その結果、Ｑ １ 、 Ｑ２ノコ
レクタ・ベース間電圧はほぼ０ボルトに保りれている。
一対の補償トランジスタＱ１３．Ｑ１４は第１図のＱ６
と同様の機能を果している。Ｑｌ３．Ｑｌ４のベースは
共通に接続されており、ＩＩ、Ｉ２と等しい電流源Ｉ６
．Ｉ７に接続されたエミッタによって、これらの補償ト
ランジスタに電流が流れたときには、バイアス電流が＋
Ｑｌ 、Ｑ２の入カベース′岨流を補償するために、
Ｑｌろ、Ｑｌ４に流れる。
と同様の機能を果している。Ｑｌ３．Ｑｌ４のベースは
共通に接続されており、ＩＩ、Ｉ２と等しい電流源Ｉ６
．Ｉ７に接続されたエミッタによって、これらの補償ト
ランジスタに電流が流れたときには、バイアス電流が＋
Ｑｌ 、Ｑ２の入カベース′岨流を補償するために、
Ｑｌろ、Ｑｌ４に流れる。
制御トランジスタＱ１５は、Ｑｌ３．Ｑｌ４のに−スと
カレントミラー回路のベース間に接続され、Ｑｌ３．Ｑ
１４０ベース電位を制御している。
カレントミラー回路のベース間に接続され、Ｑｌ３．Ｑ
１４０ベース電位を制御している。
第２増幅段への出力は、トランジスタＱ１６゜Ｑｌ７か
ら得られるが、それらのトランジスタのコレクタは互い
に接続され、ベースはそれぞれ工１゜Ｉ２の出力ｅこ接
層Ｇされ、エミッタはトランジスタＱ１Ｂ、Ｑ１９を介
してＱｌ３．Ｑｌ４のコレクタにそれぞれ接続される。
ら得られるが、それらのトランジスタのコレクタは互い
に接続され、ベースはそれぞれ工１゜Ｉ２の出力ｅこ接
層Ｇされ、エミッタはトランジスタＱ１Ｂ、Ｑ１９を介
してＱｌ３．Ｑｌ４のコレクタにそれぞれ接続される。
後者の２つのトランジスタＱ１８．Ｑ１９は、ベースが
共通に接続されてちり、上記の電圧制限回路がＱｌ、Ｑ
２に関してし、たまうに、Ｑｌ３．Ｑｌ４のコレクタ・
ベース間電圧を０ボルト付近に保っている。
共通に接続されてちり、上記の電圧制限回路がＱｌ、Ｑ
２に関してし、たまうに、Ｑｌ３．Ｑｌ４のコレクタ・
ベース間電圧を０ボルト付近に保っている。
ん２図の回路はコレクタ降伏の問題を解決するために見
出されたものであった。しかしながら、スーパーベータ
・トランジスタの非常に低いアーリー電圧（出力インピ
ーダンススコレクタ電硫で定義される）により、コレク
タ・Ｒ−ス間電圧の変動にともなって、ベース電流が大
きく変化するために、回路の作動を正確にすることが困
難であった。理論上、この問題は、Ｑｌ３．Ｑｌ４のコ
レクタ・ベース間電圧がＱｌ、Ｑ２のコレクタ・ベース
間電圧と整合するまで、Ｑｌ５のバイアスとＱｌ８．Ｑ
ｌ９のバ１アスとの間の電位差を調整することにより解
決できる。しかしながら、実際上、それは非常に困難な
ことである。その理由は、最適バイアス電圧がＱｌ５の
ベース・エミッタ間電圧の関数となっているのに、Ｑｌ
３．Ｑｌ４のベース電流が正確にわからないためＱｌ５
の（−ス・エミッタ間電圧がそもそもほとんど限定でき
ないためである。このように、スーパーベータ・トラン
ジスタの低い初期アーリー電圧のため入力電流補償に誤
差が生じていた。
出されたものであった。しかしながら、スーパーベータ
・トランジスタの非常に低いアーリー電圧（出力インピ
ーダンススコレクタ電硫で定義される）により、コレク
タ・Ｒ−ス間電圧の変動にともなって、ベース電流が大
きく変化するために、回路の作動を正確にすることが困
難であった。理論上、この問題は、Ｑｌ３．Ｑｌ４のコ
レクタ・ベース間電圧がＱｌ、Ｑ２のコレクタ・ベース
間電圧と整合するまで、Ｑｌ５のバイアスとＱｌ８．Ｑ
ｌ９のバ１アスとの間の電位差を調整することにより解
決できる。しかしながら、実際上、それは非常に困難な
ことである。その理由は、最適バイアス電圧がＱｌ５の
ベース・エミッタ間電圧の関数となっているのに、Ｑｌ
３．Ｑｌ４のベース電流が正確にわからないためＱｌ５
の（−ス・エミッタ間電圧がそもそもほとんど限定でき
ないためである。このように、スーパーベータ・トラン
ジスタの低い初期アーリー電圧のため入力電流補償に誤
差が生じていた。
発明の概要
従来技術に関連した上記の問題点を考慮して、本発明は
、トランジスタの低いアーリー電圧にもかかわらず高精
度を有し、緩放電ノードが除かれた、スーパーベータ・
トランジスタ飴用の増幅器用の新規で改良された入力電
流補償回路を提供することを目的とする。
、トランジスタの低いアーリー電圧にもかかわらず高精
度を有し、緩放電ノードが除かれた、スーパーベータ・
トランジスタ飴用の増幅器用の新規で改良された入力電
流補償回路を提供することを目的とする。
本発明の以上その他の目的を達成するために、第２図に
示された型の入力電流補償回路は、コレクタ・エミッタ
間電圧の制御のため、補償トランジスタにマルチトラン
ジスタ電圧制御回路を新たに接続することとにより改良
された。この電圧制御回路は、増幅トランジスタのため
の電圧制限回路と整合している。電流源装置は、電圧制
限回路の電流源と整合し、かつスーパーベータ・トラン
ジスタおよび補償トランジスタのコレクタ・ペース間電
圧がほぼ等しくなり、増幅器の入力′電流が正確に相殺
されるように接続されて、電圧制御回路を流れる電流を
評導するようになっている。
示された型の入力電流補償回路は、コレクタ・エミッタ
間電圧の制御のため、補償トランジスタにマルチトラン
ジスタ電圧制御回路を新たに接続することとにより改良
された。この電圧制御回路は、増幅トランジスタのため
の電圧制限回路と整合している。電流源装置は、電圧制
限回路の電流源と整合し、かつスーパーベータ・トラン
ジスタおよび補償トランジスタのコレクタ・ペース間電
圧がほぼ等しくなり、増幅器の入力′電流が正確に相殺
されるように接続されて、電圧制御回路を流れる電流を
評導するようになっている。
本発明の好適な実施態様においては、電圧制御回路は一
方の補償トランジスタのコレクタから他方の補償トラン
ジスタのエミッタに接続されている。電圧制御回路の各
トランジスタは、電圧制限回路のそれぞれのトランジス
タと整合しており、電圧制御回路を流れる電流は、増幅
器の入力バイアス電流を正確に打ち消すように増幅器に
反射するような電圧−電流の関係を補償トランジスタに
おいて設定できるように指定されている。そのような動
作中、補償トランジスタのコレクタ・エミッタ間電圧は
、制御トランジスタのベース エミッタ間電圧と関係の
ないレベルに保たれ、それにより制御トランジスタのベ
ース・エミッタ間電圧の変動に起因する補償電流の変動
が除去される。
方の補償トランジスタのコレクタから他方の補償トラン
ジスタのエミッタに接続されている。電圧制御回路の各
トランジスタは、電圧制限回路のそれぞれのトランジス
タと整合しており、電圧制御回路を流れる電流は、増幅
器の入力バイアス電流を正確に打ち消すように増幅器に
反射するような電圧−電流の関係を補償トランジスタに
おいて設定できるように指定されている。そのような動
作中、補償トランジスタのコレクタ・エミッタ間電圧は
、制御トランジスタのベース エミッタ間電圧と関係の
ないレベルに保たれ、それにより制御トランジスタのベ
ース・エミッタ間電圧の変動に起因する補償電流の変動
が除去される。
本発明の以上その他の特徴と目的は、以下に述べる好適
な実施態４ＪＱについての詳細な説明と添付図面により
当業者にとって明白になるであろう。
な実施態４ＪＱについての詳細な説明と添付図面により
当業者にとって明白になるであろう。
本発明を差動増幅器（計装用増幅器）に適用した好適な
実施態様を第６図に示す。この図において、従来技術と
共通した要素については、上記の従来技術の図における
参照数字が付しである。本明細書においてトランジスタ
間の接続は、添付図面に示すトランジスタの極性により
記述されるが、本発明は反対の極性を有するトランジス
タにも同様に適用できるものであることを埋博すべきで
ある。したがって「コレクタ」とか「エミッタ」とイウ
のは限定的なものではなく、トランジスタの極性の例示
にすぎない。すなわち、これらの用語は反対の極性を有
するトランジスタの場合については必要に応じて互いに
置き換えられるものである。
実施態様を第６図に示す。この図において、従来技術と
共通した要素については、上記の従来技術の図における
参照数字が付しである。本明細書においてトランジスタ
間の接続は、添付図面に示すトランジスタの極性により
記述されるが、本発明は反対の極性を有するトランジス
タにも同様に適用できるものであることを埋博すべきで
ある。したがって「コレクタ」とか「エミッタ」とイウ
のは限定的なものではなく、トランジスタの極性の例示
にすぎない。すなわち、これらの用語は反対の極性を有
するトランジスタの場合については必要に応じて互いに
置き換えられるものである。
この回路の増幅器部は、トランジスタＱ２０〜Ｑ２７か
ら成る改良形カレントミラー回路により、入力゛化４流
補償部と相互に接続されている。このミラー回路は、そ
の精度を増すためにＱ２３ 、Ｑ２４゜Ｑ２５のコレク
タ電圧が等しく保たれており、従来のデバイスに使用さ
れていたものであるが、本発明の一部を構成するもので
はない。
ら成る改良形カレントミラー回路により、入力゛化４流
補償部と相互に接続されている。このミラー回路は、そ
の精度を増すためにＱ２３ 、Ｑ２４゜Ｑ２５のコレク
タ電圧が等しく保たれており、従来のデバイスに使用さ
れていたものであるが、本発明の一部を構成するもので
はない。
上記の非常に低し・アーリー電圧の問題を解決するため
に、制御トランジスタ１５の町確でな−・ベース・エミ
ッタＴ’ａ’ｌ ’ｒｌｊ：圧から、補償トランジスタ
Ｑ１３．Ｑ１４のコレクタ・エミッタ間電圧を効果的に
分離させるために、特殊な電圧制御回路が補償トランジ
スタＱｌ ３ 、 Ｑｌ ４のために設けられる。
に、制御トランジスタ１５の町確でな−・ベース・エミ
ッタＴ’ａ’ｌ ’ｒｌｊ：圧から、補償トランジスタ
Ｑ１３．Ｑ１４のコレクタ・エミッタ間電圧を効果的に
分離させるために、特殊な電圧制御回路が補償トランジ
スタＱｌ ３ 、 Ｑｌ ４のために設けられる。
このことは、トランジスタＱ２８．Ｑ２９．Ｑ３０と、
制御トランジスタ１５０ベース電圧を制御し且つ補償ト
ランジスタＱ１３．Ｑ１４のコレクタ・エミッタ間電圧
をあらかじめ決められた値に設定する関連の電流源回路
網と、から成る帰還回路により成し遂げられる。
制御トランジスタ１５０ベース電圧を制御し且つ補償ト
ランジスタＱ１３．Ｑ１４のコレクタ・エミッタ間電圧
をあらかじめ決められた値に設定する関連の電流源回路
網と、から成る帰還回路により成し遂げられる。
電圧制御回路は、補償トランジスタＱ１ろのコレクタと
他の補償トランジスタＱ１４のエミッタ間に６段面列の
ベース・エミッタ間電圧階段ステップを与え、それらの
ステップのうち２つのステップは正であり、第３のステ
ップは負である。この直列の電圧ステップは、Ｑｌ、Ｑ
２のコレクタおよびエミッタ間の６段のベース・エミッ
タ・ステップと整合しており、それらのステップも２段
は正であり１段は負である。特に、Ｑ２８は、正電圧バ
スに接続されたコレクタと、補償トランジスタＱ１３の
コレクタに接続されたベースと、を有している。電圧制
御回路の第２のトランジスタＱ２９は、コレクタは制御
トランジスタＱ１５のベースに接続されたコレクタと、
他方の補償トランジスタＱ１４のエミッタに接続された
ベースと、を有している。第６の制御回路トランジスタ
Ｑろ０は、そのコレクタとベースがＱ２９のエミッタに
接続され、そのエミッタがＱ２８のエミッタに接続され
た、ダイオードとして接続されたＰＮＰ ）ランジスタ
である。
他の補償トランジスタＱ１４のエミッタ間に６段面列の
ベース・エミッタ間電圧階段ステップを与え、それらの
ステップのうち２つのステップは正であり、第３のステ
ップは負である。この直列の電圧ステップは、Ｑｌ、Ｑ
２のコレクタおよびエミッタ間の６段のベース・エミッ
タ・ステップと整合しており、それらのステップも２段
は正であり１段は負である。特に、Ｑ２８は、正電圧バ
スに接続されたコレクタと、補償トランジスタＱ１３の
コレクタに接続されたベースと、を有している。電圧制
御回路の第２のトランジスタＱ２９は、コレクタは制御
トランジスタＱ１５のベースに接続されたコレクタと、
他方の補償トランジスタＱ１４のエミッタに接続された
ベースと、を有している。第６の制御回路トランジスタ
Ｑろ０は、そのコレクタとベースがＱ２９のエミッタに
接続され、そのエミッタがＱ２８のエミッタに接続され
た、ダイオードとして接続されたＰＮＰ ）ランジスタ
である。
電圧制御回路には独立した電流源回路網が設けられてい
る。−次電流源■８はＱ２９とＱ３０との接続点から電
流を流し、一方、二次電流源工９はＱ１５のベースおよ
びＱ２９のコレクタに電流を供給する。工９の値は工８
の値の１／２であり、工９の値に等しい電流をＱ２８．
Ｑ２９．Ｑ３０に流す。このようにして、電圧制側１回
路は、補償トランジスタのコレクタ・エミッタ間電圧を
あらかじめ決められた値に設定し、同様に制御トランジ
スタＱ１５の固定バイアスを設定する。
る。−次電流源■８はＱ２９とＱ３０との接続点から電
流を流し、一方、二次電流源工９はＱ１５のベースおよ
びＱ２９のコレクタに電流を供給する。工９の値は工８
の値の１／２であり、工９の値に等しい電流をＱ２８．
Ｑ２９．Ｑ３０に流す。このようにして、電圧制側１回
路は、補償トランジスタのコレクタ・エミッタ間電圧を
あらかじめ決められた値に設定し、同様に制御トランジ
スタＱ１５の固定バイアスを設定する。
電圧制御回路の素子は以下に述べるように回路の残りの
素子と関係づけられている。
素子と関係づけられている。
補償トランジスタＱ１３．Ｑ１４の領域が、Ｑｌ。
Ｑ２の領域の１／２であるという条件で、Ｑ２８はＱ７
．Ｑ１０と整合する。Ｑ３０はＱ９．Ｑ１２と整合する
。そしてＱ２９を流れる電流は（はぼ工９に等しいが）
、Ｑ２９の領域とＱ８．Ｑｌｌの領域との比例的整合と
ほぼ同じ比率で１１と整合する。上記の条件で、補１賞
トランジスタＱ １３ 、Ｑ１４のコレクタ・ベース間
電圧はＱｌ 、Ｑ２のコレクタ・ベース間電圧と等しく
なり、はとんど正確にバイアス電流は相殺される。
．Ｑ１０と整合する。Ｑ３０はＱ９．Ｑ１２と整合する
。そしてＱ２９を流れる電流は（はぼ工９に等しいが）
、Ｑ２９の領域とＱ８．Ｑｌｌの領域との比例的整合と
ほぼ同じ比率で１１と整合する。上記の条件で、補１賞
トランジスタＱ １３ 、Ｑ１４のコレクタ・ベース間
電圧はＱｌ 、Ｑ２のコレクタ・ベース間電圧と等しく
なり、はとんど正確にバイアス電流は相殺される。
本発明は、概４図に示すように、演算増幅器にも適用で
きる。この実施態様では、２つの増幅器入力は等しく、
１つの電圧制限回路Ｑ７．Ｑ８．Ｑ９が必要となる。補
償回路の他の素子は第３図の場合と同様であり、さら（
（その動作についても同様である。
きる。この実施態様では、２つの増幅器入力は等しく、
１つの電圧制限回路Ｑ７．Ｑ８．Ｑ９が必要となる。補
償回路の他の素子は第３図の場合と同様であり、さら（
（その動作についても同様である。
第１図は、通常の利得を有するトランジスタおよび一般
的な入力補償回路を使用した従来よりある増幅回路の略
勝図である。 第２図は、従来よりある入力電流補（貞をしたスーパー
ベータ・トランジスタ増幅回路の路線図である。 第６図は、差動増幅器に適用された本発明による改良さ
れた補１賞回路のｉ路線図である。 第４図は、演算増幅器に適用された本発明の入力電流補
償回路の路線図である。 ４・・・電圧−電流変換器 ■〜工 ・・・電流源 ９ Ｑ１〜Ｑ３０・・・トランジスタ ■や・・・正端子 ■−・・・負端子 特許出願人 プレ）／ジョン・モノリシックス・第１
図 で
的な入力補償回路を使用した従来よりある増幅回路の略
勝図である。 第２図は、従来よりある入力電流補（貞をしたスーパー
ベータ・トランジスタ増幅回路の路線図である。 第６図は、差動増幅器に適用された本発明による改良さ
れた補１賞回路のｉ路線図である。 第４図は、演算増幅器に適用された本発明の入力電流補
償回路の路線図である。 ４・・・電圧−電流変換器 ■〜工 ・・・電流源 ９ Ｑ１〜Ｑ３０・・・トランジスタ ■や・・・正端子 ■−・・・負端子 特許出願人 プレ）／ジョン・モノリシックス・第１
図 で
Claims (9)
- （１）各分岐にスーパーベータ・トランジスタを有し、
かつ各スーパーベータ・トランジスタのベースに接続し
た入力装置を有するデュアル分岐増幅器用の入力電流補
償回路において、各スーパーベータ・トランジスタにベ
ース電流を供給するために接続されたカレントミラー回
路と、 スーパーベータ トランジスタと整合し、ベース電流と
整合したスーパーベータ・トランジスタにベース補償電
流を流すように上記カレントミラー回路を駆動するため
にスーパーベータ・トランジスタのベースに接続された
一対の補償トランジスタと、 上記カレントミラー回路を駆動するために、ベース電流
を発生させるように上記補償トランジスタを介して電流
を流すための装置と、ベース電流を供給するために上記
補償トランジスタと接続したコレクタ・エツタ回路を有
する制御トランジスタと２、 上記補償トランジスタのコレクタ・エミッタ間電圧を上
記制御トランジスタのベース・エミッタ間電圧と無関係
なレベルに保ち、上記制御トランジスタのベース・エミ
ッタ間電圧の変動に起因する補償電流の変動を除去する
ために、上記補償トランジスタおよび上記制御トランジ
スタと接続された電圧制御回路と、 を備えてなる入力電流補償回路。 - （２）上記電圧制御回路は、一方の補償トランジスタの
コレクタと接続したベース・エミッタ回路を有する第１
のトランジスタと、他方の補償トランジスタのエミッタ
に接続されたベース・エミッタ回路を有する第２のトラ
ンジス、りと、第１および第２のトランジスタ間に接続
された第６のトランジスタと、第６０トランジスタの電
圧と第１および第２のトランジスタのベース・エミッタ
間の電位差との和に等しいレベルに、上記補償トランジ
スタのコレクタ・エミッタ間電圧を保つのに十分な電流
を電圧制御回路に流す電流源装置とを備えてなる特許請
求の範囲第１項記載の入力電流補償回路。 - （３）上記電圧制御回路は、上記補償トランジスタ間に
接続されたマルチトランジスタ回路ト、上記補償トラン
ジスタ間のあらかじめ決められた電圧降下を設定するた
めに、上記マルチトランジスタ回路に流れるあらかじめ
決められた電流を与える電流源と、を備えてなる特許請
求の範囲第１項記載の入力電流補償回路。 - （４） 各分岐内のスーパーく−ク・トランジスタと
、 各スーパーベーク・トランジスタのベースに接続した入
力装置と、 各スーパー〈−タ・トランジスタに直列に接続されたト
ランジスタを具備し、スーパーベータ・トランジスタの
コレクタ・ベース間電圧を制限するために接続されたマ
ルチトランジスタ電圧制限回路と、 スーパーベータ・トランジスタおよび上記の直列に接続
されたトランジスタの各々に電流を供給するように接続
された第１の電流源装置と、 上記の直列に接続されたトランジスタのベースに接続す
る第２の電流源装置と、 ソレソれのスーパーベータ・トランジスタにベース電流
を供給するために接続されたカレントミラー回路と、 スーツξ−〈−タ・トランジスタと整合し、スーパーベ
ータ・トランジスタにベース補ＩＸ電流を流すように上
記カレントミラー回路を駆動するためにスーパーベータ
・トランジスタのベースに接続された一対の袖１賞トラ
ンジスタと、 上記カレントミラー回路から上記補償トランジスタのベ
ース上に型孔を供絽するために接続されたコレクタ・エ
ミッタ回路を有する制御トランジスタと、 上記の直列に接続したトランジスタのベース電流を卑甫
１賞するために、上賞己補１賞トランジスタのコレクタ
・エミッタ回路へ上記第１の電流源装置から電流を流す
ために接続された回路装置と、を有する形のデュアル分
岐増幅器用の入力電流補償回路において、 上記制御トランジスタのは−ス エミッタ間′亀圧にか
かわらず上記ネ由１賞トランジスタのコレクタ・エミッ
タ間電圧を制御するために上記補償トランジスタに接続
され、上記電圧制限回路と整合されたマルチトランジス
タ電圧制御回路と、 上記第２の電流源装置と整合し、スーパーベータ・トラ
ンジスタおよび上記補償トランジスタのコレクターは−
ス間心圧がほぼ等しくｌより、それにより上記増幅器の
入力電流がほぼ相殺されるように上記電圧制御回路を流
れる電流を誘導するために接続された第６の電流源装置
と、 を備えてなる入力電流補償回路。 - （５）上記電圧制御回路は上言１制御トランジスタのた
めのバイアスを供給する特許請求の範囲第４項記載の入
力電流補償回路。 - （６）上記電圧制御回路は一方の補償トランジスタのコ
レクタから他方の補償トランジスタのエミッタへ接続さ
れてなる特許請求の範囲第５項記載の入力電流補償回路
。 - （７）上記電圧制御回路は、一方の補償トランジスタの
コレクタに接続されたベース−エミッタ回路を有する第
１のトランジスタと、他方の補償トランジスタのエミッ
タに接続されたベース・エミッタ回路を有する第２のト
ランジスタと、第１および第２のトランジスタのエミッ
タ間に接続された第６のトランジスタとを備えてなる％
訂請求の範囲第６項記載の入力電流補償回路。 - （８）上記の第６の電匠源装置は、上記の第２のトラン
ジスタおよび上記電圧制限回路の直列に接続・されたト
ランジスタ間の比例的整合とほぼ同じ比率で、上記の第
１の電流源装置と整合した、上記の第２のトランジスタ
を流れる電流を与える特許請求の範囲第７項記載の入力
電流補償回路。 - （９）上記の第６の電流源装置は、上記電圧制御装置か
ら電流を流すために上記の第２および第６のトランジス
タ間に接続された一次電流源と、上記の第２のトランジ
スタのコレクタエミッタ回路を介してその一次電流源へ
電流を供給するために接続された二次電流源とを備えて
なる特許請求の範囲第８項記載の入力電流補償回路。 αω 各スー・ξ−ベータ トランジスタの上記電圧制
限回路は、上記の直列に接続されたトランジスタと、一
対の付加的トランジスタとを備えてなり、その一対の付
加的トランジスタは、上記直列に接続されたトランジス
タのベースト各スーパーベータ・トランジスタのエミッ
タとの間に直列に接続されたベース・エミッタ回路を有
し、上記第１、第２、・第６のトランジスタは、上記直
列に接続されたトランジスタと上記付加的トランジスタ
のそれぞれと整合した特許請求の範囲第８項記載の入力
電流補償回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US450530 | 1982-12-17 | ||
| US06/450,530 US4471321A (en) | 1982-12-17 | 1982-12-17 | Input current compensation circuit for superbeta transistor amplifier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59115603A true JPS59115603A (ja) | 1984-07-04 |
| JPH0144046B2 JPH0144046B2 (ja) | 1989-09-25 |
Family
ID=23788452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58172864A Granted JPS59115603A (ja) | 1982-12-17 | 1983-09-19 | ス−パ−ベ−タ・トランジスタの入力電流補償回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4471321A (ja) |
| JP (1) | JPS59115603A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4757274A (en) * | 1987-01-14 | 1988-07-12 | Precision Monolithics, Inc. | Input compensation circuit for superbeta transistor amplifier |
| US4939480A (en) * | 1987-11-16 | 1990-07-03 | Santa Barbara Research Center | Method and apparatus for amplifying signals |
| US4918398A (en) * | 1989-02-10 | 1990-04-17 | North American Philips Corporation, Signetics Division | Differential amplifier using voltage level shifting to achieve rail-to-rail input capability at very low power supply voltage |
| US5471171A (en) * | 1990-10-09 | 1995-11-28 | Kabushiki Kaisha Toshiba | Amplifier device capable of realizing high slew rate with low power consumption |
| US6304136B1 (en) | 1999-03-03 | 2001-10-16 | Level One Communications, Inc. | Reduced noise sensitivity, high performance FM demodulator circuit and method |
| US6801075B2 (en) * | 2002-03-27 | 2004-10-05 | Texas Instruments Incorporated | Method and circuit for base current compensation |
| JP4182819B2 (ja) * | 2003-06-20 | 2008-11-19 | ミツミ電機株式会社 | ショックノイズ低減回路及びその半導体集積回路装置 |
| US20080007343A1 (en) * | 2006-07-10 | 2008-01-10 | Jds Uniphase Corporation | Tuning A Trans-Impedance Amplifier |
| US7564309B2 (en) * | 2006-08-31 | 2009-07-21 | National Semiconductor Corportaion | Wide input common mode for input bias current cancellation |
| US10992271B2 (en) * | 2018-12-24 | 2021-04-27 | Texas Instruments Incorporated | Amplifier with input bias current cancellation |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7908411A (nl) * | 1979-11-19 | 1981-06-16 | Philips Nv | Electronische differentiaal regelaar. |
-
1982
- 1982-12-17 US US06/450,530 patent/US4471321A/en not_active Expired - Lifetime
-
1983
- 1983-09-19 JP JP58172864A patent/JPS59115603A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0144046B2 (ja) | 1989-09-25 |
| US4471321A (en) | 1984-09-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6119170B2 (ja) | ||
| US5006727A (en) | Circuit arrangement for adjusting the amplitude of a signal | |
| KR960000774B1 (ko) | 브릿지 증폭기 | |
| US4935703A (en) | Low bias, high slew rate operational amplifier | |
| US4757274A (en) | Input compensation circuit for superbeta transistor amplifier | |
| US4471321A (en) | Input current compensation circuit for superbeta transistor amplifier | |
| US4451800A (en) | Input bias adjustment circuit for amplifier | |
| EP0481630A1 (en) | High efficiency cross-coupled folded cascode circuit | |
| JPS6210047B2 (ja) | ||
| US6194886B1 (en) | Early voltage and beta compensation circuit for a current mirror | |
| US5812028A (en) | Audio signal amplifier circuit and a portable acoustic apparatus using the same | |
| JPS59165508A (ja) | 集積回路電流ミラ−回路 | |
| US3987368A (en) | Equalization of base current flow in two interconnected transistor amplifiers | |
| EP0156410A1 (en) | Amplifier arrangement | |
| EP0072082A1 (en) | Differential amplifier circuit with precision active load | |
| US4524330A (en) | Bipolar circuit for amplifying differential signal | |
| US4590438A (en) | Bipolar transistor circuit with FET constant current source | |
| US6392489B1 (en) | Precise integrated current mirrors | |
| GB1296750A (ja) | ||
| US4254381A (en) | Balanced-to-single-ended signal converters | |
| JPH0851324A (ja) | バッファアンプ | |
| US5506536A (en) | Differential amplifier with exponential gain characteristic | |
| US4356455A (en) | Amplifier | |
| JP3470835B2 (ja) | 演算増幅器 | |
| JP3441356B2 (ja) | 増幅回路 |