JPS6210047B2 - - Google Patents
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- JPS6210047B2 JPS6210047B2 JP51130004A JP13000476A JPS6210047B2 JP S6210047 B2 JPS6210047 B2 JP S6210047B2 JP 51130004 A JP51130004 A JP 51130004A JP 13000476 A JP13000476 A JP 13000476A JP S6210047 B2 JPS6210047 B2 JP S6210047B2
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- JP
- Japan
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- current
- transistor
- circuit
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- transistors
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- 238000000926 separation method Methods 0.000 description 3
- 238000005513 bias potential Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H5/00—One-port networks comprising only passive electrical elements as network components
- H03H5/12—One-port networks comprising only passive electrical elements as network components with at least one voltage- or current-dependent element
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0035—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements
- H03G1/0082—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements using bipolar transistor-type devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/46—One-port networks
Landscapes
- Amplifiers (AREA)
- Networks Using Active Elements (AREA)
Description
【発明の詳細な説明】
分 野
本発明は既知の型の電気的に可変なインピーダ
ンス回路に関する。この既知の回路は、第１図に
示すような回路構造を有している。
ンス回路に関する。この既知の回路は、第１図に
示すような回路構造を有している。
背 景
電気的に可変のインピーダンスを与えるため
に、順バイアスされた半導体接合を使用すること
はよく知られている。それら接合を平衡型に接続
された整合組にて用いることによつて、インピー
ダンスを制御する電気信号が上記可変インピーダ
ンスに印加される諸信号と混合してしまうのを阻
止することが大いに可能である。
に、順バイアスされた半導体接合を使用すること
はよく知られている。それら接合を平衡型に接続
された整合組にて用いることによつて、インピー
ダンスを制御する電気信号が上記可変インピーダ
ンスに印加される諸信号と混合してしまうのを阻
止することが大いに可能である。
この既知の型の回路の例は米国特許第3761741
号明細書に開示されており、その基本回路は第１
図に示してある。理想的条件下ではこれら既知の
回路は満足に動作することができるけれども、２
つの問題が理想の達成を妨げてしまうことがしば
しばある。第１の問題は、無視できない入力バイ
アス電流を引き出す増幅器または他の回路に対
し、第２の別端子（入力端子又はＱ２のベース端
子）が接続されたときに生じる。この電流は第１
および第２の別端子（Ｑ１及びＱ２のベース端
子）の電位間にオフセツトを生じさせ、この電位
オフセツトは入力電流と制御されるインピーダン
スの値との積によつて定められる。このオフセツ
ト電位はその被制御インピーダンスが制御電流に
より変えられるのに従つて変化し、従つて制御電
流と第２の別端子に加えられる信号との間の分離
が失われてしまう。即ち、回路はもはや正しく平
衡しなくなる。
号明細書に開示されており、その基本回路は第１
図に示してある。理想的条件下ではこれら既知の
回路は満足に動作することができるけれども、２
つの問題が理想の達成を妨げてしまうことがしば
しばある。第１の問題は、無視できない入力バイ
アス電流を引き出す増幅器または他の回路に対
し、第２の別端子（入力端子又はＱ２のベース端
子）が接続されたときに生じる。この電流は第１
および第２の別端子（Ｑ１及びＱ２のベース端
子）の電位間にオフセツトを生じさせ、この電位
オフセツトは入力電流と制御されるインピーダン
スの値との積によつて定められる。このオフセツ
ト電位はその被制御インピーダンスが制御電流に
より変えられるのに従つて変化し、従つて制御電
流と第２の別端子に加えられる信号との間の分離
が失われてしまう。即ち、回路はもはや正しく平
衡しなくなる。
第２の問題は、制御電流が低い値に減少したと
きに生じる。このときには電流を等しくする回路
の作用は失なわれる傾向がある。
きに生じる。このときには電流を等しくする回路
の作用は失なわれる傾向がある。
要 約
本発明に従つて、上記既知の型の回路の第１及
び第２の問題は次のようにして克服することがで
きる。
び第２の問題は次のようにして克服することがで
きる。
本発明に依る第１の問題の克服は、第１の枝に
第１の別のトランジスタを接続し、電流を等しく
する電流制御回路によつて定められるその枝中の
電流と第１の枝内のトランジスタのコレクタおよ
びエミツタの端子間を通過する電流との間のオフ
セツトを確立する予め定めた電流を通過させるこ
とによつて行う。この予め定めた電流は、上記入
力バイアス電流を補償する。特に、上記第１の別
のトランジスタは上記入力端子に接続された増幅
器又は回路の入力段と整合することができ、それ
によつてこの入力段により引き出される電流と第
１の別のトランジスタによつて引き出される電流
は、常に少なくともほぼ等しくなる。
第１の別のトランジスタを接続し、電流を等しく
する電流制御回路によつて定められるその枝中の
電流と第１の枝内のトランジスタのコレクタおよ
びエミツタの端子間を通過する電流との間のオフ
セツトを確立する予め定めた電流を通過させるこ
とによつて行う。この予め定めた電流は、上記入
力バイアス電流を補償する。特に、上記第１の別
のトランジスタは上記入力端子に接続された増幅
器又は回路の入力段と整合することができ、それ
によつてこの入力段により引き出される電流と第
１の別のトランジスタによつて引き出される電流
は、常に少なくともほぼ等しくなる。
第２の問題の克服は、第２の別のトランジスタ
を上記入力端子に接続して、第１および第２の枝
内のトランジスタを通る電流に比して電流制御回
路内の電流を増加させるようなバイアス電流を故
意に作ることによつて行う。入力端子に接続され
た回路が何ら認められる程の電流を引き出さない
ならば、第１および第２の別のトランジスタによ
つて引き出される電流は等しくなる筈である。入
力端子に接続された回路によつて引き出される電
流が無視できないときは、第１の別のトランジス
タによつて引き出される電流は、この問題の回路
によつて引き出される電流と第２の別のトランジ
スタによつて引き出される電流との和に等しい筈
である。
を上記入力端子に接続して、第１および第２の枝
内のトランジスタを通る電流に比して電流制御回
路内の電流を増加させるようなバイアス電流を故
意に作ることによつて行う。入力端子に接続され
た回路が何ら認められる程の電流を引き出さない
ならば、第１および第２の別のトランジスタによ
つて引き出される電流は等しくなる筈である。入
力端子に接続された回路によつて引き出される電
流が無視できないときは、第１の別のトランジス
タによつて引き出される電流は、この問題の回路
によつて引き出される電流と第２の別のトランジ
スタによつて引き出される電流との和に等しい筈
である。
実施例
以下図面に示された実施例について本発明を更
に詳細に説明する。
に詳細に説明する。
まず初めに、第１図に示した米国特許第
3761741号明細書に記述されている既知の基本的
回路について説明する。下記の簡単な説明におい
て、諸トランジスタの電流利得は高く、従つてコ
レクタ電流はエミツタ電流に等しく、ベース電流
は無視し得る、と仮定する。更にトランジスタＱ
３はトランジスタＱ４と同じでありトランジスタ
Ｑ１はトランジスタＱ２と同じである、と仮定す
る。
3761741号明細書に記述されている既知の基本的
回路について説明する。下記の簡単な説明におい
て、諸トランジスタの電流利得は高く、従つてコ
レクタ電流はエミツタ電流に等しく、ベース電流
は無視し得る、と仮定する。更にトランジスタＱ
３はトランジスタＱ４と同じでありトランジスタ
Ｑ１はトランジスタＱ２と同じである、と仮定す
る。
この回路は制御される電流源１０を含み、それ
の電流をＩVはそれぞれnpnトランジスタＱ１お
よびＱ２を含む２つの枝１１および１２間に分か
れる。
の電流をＩVはそれぞれnpnトランジスタＱ１お
よびＱ２を含む２つの枝１１および１２間に分か
れる。
トランジスタＱ３およびＱ４は電流を等しくす
る電流制御回路を形成し、この回路内ではトラン
ジスタＱ３を流れる電流は、トランジスタＱ３お
よびＱ４が共通のベースおよびエミツタ接続を有
するためトランジスタＱ４に流れる電流と実質上
等しい。実際上は、より複雑な電流制御回路が用
いられるが、動作原理は変わらない。（上記の米
国特許明細書を参照されたい）。
る電流制御回路を形成し、この回路内ではトラン
ジスタＱ３を流れる電流は、トランジスタＱ３お
よびＱ４が共通のベースおよびエミツタ接続を有
するためトランジスタＱ４に流れる電流と実質上
等しい。実際上は、より複雑な電流制御回路が用
いられるが、動作原理は変わらない。（上記の米
国特許明細書を参照されたい）。
制御電流ＩVがトランジスタＱ１およびＱ２の
エミツタから取り出されるとき、電流ＩC1がトラ
ンジスタＱ３に確立され、従つて電流を等しくす
る作用によりトランジスタＱ４およびＱ２中の電
流ＩC2はＩC1に等しくなる。トランジスタＱ１お
よびＱ２は等しいコレクタ電流を有するので、そ
れらのベース−エミツタ電位も同じでなければな
らない。従つて、外部から加えられる信号が無い
ときは、入力端子１３（トランジスタＱ２のベー
ス）は、図示されたようにトランジスタＱ１のベ
ースの基準電位が大地電位であると仮定すれば、
制御電流ＩVの値に無関係に大地電位にとどま
る。
エミツタから取り出されるとき、電流ＩC1がトラ
ンジスタＱ３に確立され、従つて電流を等しくす
る作用によりトランジスタＱ４およびＱ２中の電
流ＩC2はＩC1に等しくなる。トランジスタＱ１お
よびＱ２は等しいコレクタ電流を有するので、そ
れらのベース−エミツタ電位も同じでなければな
らない。従つて、外部から加えられる信号が無い
ときは、入力端子１３（トランジスタＱ２のベー
ス）は、図示されたようにトランジスタＱ１のベ
ースの基準電位が大地電位であると仮定すれば、
制御電流ＩVの値に無関係に大地電位にとどま
る。
信号電圧ＶSが入力端子１３に加えられたとき
は、信号電流ｉSが流れる。ＶS対ｉSの比は入力
端子で見たインピーダンスＲVであり、これはト
ランジスタＱ１およびＱ２の順バイアスされたベ
ース−エミツタ接合によつて定められる。このイ
ンピーダンスは制御電流ＩVにほぼ逆比例する。
は、信号電流ｉSが流れる。ＶS対ｉSの比は入力
端子で見たインピーダンスＲVであり、これはト
ランジスタＱ１およびＱ２の順バイアスされたベ
ース−エミツタ接合によつて定められる。このイ
ンピーダンスは制御電流ＩVにほぼ逆比例する。
特に集積回路においては、このような被制御イ
ンピーダンスの入力端子１３を増幅器の入力に直
接に接続することが必要であり、この増幅器はこ
の入力端子１３から入力バイアス電流ＩBを引き
出す。このバイアス電流は、大地電位から大きさ
ＩBＲV離れるオフセツト電位を生じさせ、そして
ＲVは制御電流ＩVと共に変化するので、このオフ
セツト電位も変化することになる。このように、
制御電流ＩVと入力端子１３に加えられる信号と
の間の分離は失われ、回路はもはや平衡しなくな
る（第１の問題）。
ンピーダンスの入力端子１３を増幅器の入力に直
接に接続することが必要であり、この増幅器はこ
の入力端子１３から入力バイアス電流ＩBを引き
出す。このバイアス電流は、大地電位から大きさ
ＩBＲV離れるオフセツト電位を生じさせ、そして
ＲVは制御電流ＩVと共に変化するので、このオフ
セツト電位も変化することになる。このように、
制御電流ＩVと入力端子１３に加えられる信号と
の間の分離は失われ、回路はもはや平衡しなくな
る（第１の問題）。
第１図のこの形状またはそれから得られるよう
複雑な形状を組み込んだ集積回路において、電流
制御回路が用いているデバイス（通常は図示され
たようにpnpトランジスタ）は、非常に低いエミ
ツタ電流では電流利得の整合が劣下する。従つ
て、非常に低い制御電流、典型的には１マイクロ
アンペアまたはそれ以下では、電流を等しくする
作用は失われ、そして入力端子はもはや大地電位
に留まらない。やはり、制御電流と入力端子に加
えられる信号との間の分離は失われる（第２の問
題）。
複雑な形状を組み込んだ集積回路において、電流
制御回路が用いているデバイス（通常は図示され
たようにpnpトランジスタ）は、非常に低いエミ
ツタ電流では電流利得の整合が劣下する。従つ
て、非常に低い制御電流、典型的には１マイクロ
アンペアまたはそれ以下では、電流を等しくする
作用は失われ、そして入力端子はもはや大地電位
に留まらない。やはり、制御電流と入力端子に加
えられる信号との間の分離は失われる（第２の問
題）。
本発明の第２図に示す実施例においては、増幅
器入力電流としてであれ或いは他の電流としてで
あれ、入力端子において引き出される電流ＩBに
よつて不平衡が生ぜしめられるときは、その非対
称性は、枝１１の点１４から等しい電流を引き出
すことによつて取除くことができる。上記の場合
と同様に、制御電流ＩVはトランジスタＱ１のコ
レクタ電流ＩC1を生じさせるが、しかしここでは
トランジスタＱ３の電流はＩC1＋ＩBである。こ
れはトランジスタＱ４に鏡映されて、その結果次
のようになる。
器入力電流としてであれ或いは他の電流としてで
あれ、入力端子において引き出される電流ＩBに
よつて不平衡が生ぜしめられるときは、その非対
称性は、枝１１の点１４から等しい電流を引き出
すことによつて取除くことができる。上記の場合
と同様に、制御電流ＩVはトランジスタＱ１のコ
レクタ電流ＩC1を生じさせるが、しかしここでは
トランジスタＱ３の電流はＩC1＋ＩBである。こ
れはトランジスタＱ４に鏡映されて、その結果次
のようになる。
ＩC2＝（ＩC1＋ＩB）−ＩB＝ＩC1
先の場合と同様に、トランジスタＱ１およびＱ
２中の電流は等しく、入力端子１３の電位は大地
電位に留まる。これによつて、回路は平衛し、第
１図に関連して説明した問題が解決される。
２中の電流は等しく、入力端子１３の電位は大地
電位に留まる。これによつて、回路は平衛し、第
１図に関連して説明した問題が解決される。
典型的には、元の電位オフセツトを生じさせる
電流ＩBは、第２図に示された形態の入力段を有
する増幅器の入力ベース電流である。このロング
テイルペアーは、トランジスタＱ５およびＱ６の
位置に第３図に示すようなダーリントン接続され
たトランジスタ対を用いることができ、それによ
つてベース電流の大きさを減らしかつ入力抵抗を
増すことができる。
電流ＩBは、第２図に示された形態の入力段を有
する増幅器の入力ベース電流である。このロング
テイルペアーは、トランジスタＱ５およびＱ６の
位置に第３図に示すようなダーリントン接続され
たトランジスタ対を用いることができ、それによ
つてベース電流の大きさを減らしかつ入力抵抗を
増すことができる。
次に、点１４に接続されるべき訂正電流シンク
は上記の最初の増幅器と実質上同じもう１つの増
幅器から成り、これは上記の最初の増幅器の対応
部と整合したトランジスタを用い従つて等しい入
力電流を有する。しかしながら、このような複雑
なものは普通は必要なく、訂正回路は代りに第２
図に示されたように増幅器の入力段の半分と同様
の形をとる。これにおいて、トランジスタＱ７
は、第２図のトランジスタＱ５およびＱ６と整合
しているべきであり、そしてトランジスタＱ５の
電流に等しい電流ＩT／２即ちトランジスタＱ５
およびＱ６によつて流される合計電流ＩTの半分
の電流を流さなければならない。
は上記の最初の増幅器と実質上同じもう１つの増
幅器から成り、これは上記の最初の増幅器の対応
部と整合したトランジスタを用い従つて等しい入
力電流を有する。しかしながら、このような複雑
なものは普通は必要なく、訂正回路は代りに第２
図に示されたように増幅器の入力段の半分と同様
の形をとる。これにおいて、トランジスタＱ７
は、第２図のトランジスタＱ５およびＱ６と整合
しているべきであり、そしてトランジスタＱ５の
電流に等しい電流ＩT／２即ちトランジスタＱ５
およびＱ６によつて流される合計電流ＩTの半分
の電流を流さなければならない。
明らかに、不平衡電流が逆極性のものであると
きは、例えば増幅器入力段にpnpトランジスタを
使用することにより、逆極性の補償電流を使用し
て同じ対称性回復法を用いることができる。
きは、例えば増幅器入力段にpnpトランジスタを
使用することにより、逆極性の補償電流を使用し
て同じ対称性回復法を用いることができる。
電流制御回路Ｑ３，Ｑ４の故障により低い値の
制御電流ＩVにおいて非対称性が生じる場合には
トランジスタＱ３およびＱ４を流れる最小電流を
増大させることによつて平衡状態を改善すること
が可能であり、この増大は、第２図に示すように
トランジスタＱ８を点１３に接続して点１３およ
び点１４から等しいがしかし通常は固定値である
必要はない電流ＩBを取り出すことによつて行
う。可変インピーダンスＲVの値はトランジスタ
Ｑ１およびＱ２の電流に依存するのであつて電流
制御回路中の電流に依存するのではないため、そ
の余分な電流シンクはＲVに影響しない。これに
より、電流制御回路内の最小電流はＩBに等しい
かまたはそれよりも大きくなるので、この電流制
御回路はその動作が正しく行われないような低い
電流値においては決して動作しない。
制御電流ＩVにおいて非対称性が生じる場合には
トランジスタＱ３およびＱ４を流れる最小電流を
増大させることによつて平衡状態を改善すること
が可能であり、この増大は、第２図に示すように
トランジスタＱ８を点１３に接続して点１３およ
び点１４から等しいがしかし通常は固定値である
必要はない電流ＩBを取り出すことによつて行
う。可変インピーダンスＲVの値はトランジスタ
Ｑ１およびＱ２の電流に依存するのであつて電流
制御回路中の電流に依存するのではないため、そ
の余分な電流シンクはＲVに影響しない。これに
より、電流制御回路内の最小電流はＩBに等しい
かまたはそれよりも大きくなるので、この電流制
御回路はその動作が正しく行われないような低い
電流値においては決して動作しない。
理解されるべきことは、トランジスタＱ３およ
びＱ４中の低電流から何ら問題が生じないとき
は、トランジスタＱ８を含む必要がないことであ
る。この別案が第３図に図解されている。トラン
ジスタＱ８が用いられる場合には、トランジスタ
Ｑ７によつて取り出される電流ＩBは、トランジ
スタＱ８と並びにトランジスタＱ５の如き端子１
３に接続される任意の回路とによつて引き出され
る合計電流に等しくあるべきである。端子１３に
接続される回路が実際に電流を引き出さないとき
は、トランジスタＱ７およびＱ８は等しい電流Ｉ
Bを取り出す。この別案は第４図に図解されてお
り、Ｑ１１及びＱ１２は等しいバイアス電流ＩB
を引き出す。
びＱ４中の低電流から何ら問題が生じないとき
は、トランジスタＱ８を含む必要がないことであ
る。この別案が第３図に図解されている。トラン
ジスタＱ８が用いられる場合には、トランジスタ
Ｑ７によつて取り出される電流ＩBは、トランジ
スタＱ８と並びにトランジスタＱ５の如き端子１
３に接続される任意の回路とによつて引き出され
る合計電流に等しくあるべきである。端子１３に
接続される回路が実際に電流を引き出さないとき
は、トランジスタＱ７およびＱ８は等しい電流Ｉ
Bを取り出す。この別案は第４図に図解されてお
り、Ｑ１１及びＱ１２は等しいバイアス電流ＩB
を引き出す。
第３図に示された回路において、入力端子１３
に接続されかつ入力バイアス電流ＩBを引き出す
増幅器は、ロングテイルペアーとして示されてお
り、この結合エミツタ電流ＩTは、トランジスタ
Ｑ９およびそのエミツタ抵抗Ｒ１によつて定めら
れる。このロングテイルペアーの２つの半部分
は、ダーリントン接続トランジスタ対Ｑ５Ａ，Ｑ
５ＢおよびＱ６Ａ，Ｑ６Ｂによつて形成される。
点１４から取り出される補償電流ＩBは、別のダ
ーリントン対Ｑ７Ａ，Ｑ７Ｂによつて取り出され
るベースバイアス電流であり、このダーリントン
対はトランジスタＱ５Ａ，Ｑ５Ｂと整合しそして
そのエミツタ電流ＩT／２はトランジスタＱ１０
およびそれのエミツタ抵抗Ｒ２によつて定められ
る。
に接続されかつ入力バイアス電流ＩBを引き出す
増幅器は、ロングテイルペアーとして示されてお
り、この結合エミツタ電流ＩTは、トランジスタ
Ｑ９およびそのエミツタ抵抗Ｒ１によつて定めら
れる。このロングテイルペアーの２つの半部分
は、ダーリントン接続トランジスタ対Ｑ５Ａ，Ｑ
５ＢおよびＱ６Ａ，Ｑ６Ｂによつて形成される。
点１４から取り出される補償電流ＩBは、別のダ
ーリントン対Ｑ７Ａ，Ｑ７Ｂによつて取り出され
るベースバイアス電流であり、このダーリントン
対はトランジスタＱ５Ａ，Ｑ５Ｂと整合しそして
そのエミツタ電流ＩT／２はトランジスタＱ１０
およびそれのエミツタ抵抗Ｒ２によつて定められ
る。
より高い値の被制御インピーダンスを与えるた
めに、各枝１１および１２は、トランジスタＱ１
およびＱ２のベース・エミツタ接合と直列により
多くの接合を含み、これらの追加された接合は諸
ダイオードＤとして示されているが、実際上は前
述した米国特許明細書に示されたようにダイオー
ド接続されたトランジスタが用いられる。接合の
数が増されているので（第３図では各枝あたり４
個、第４図では各枝あたり５個）、トランジスタ
Ｑ１のベースの基準電圧を大地電位とするのはも
はや適当ではない。基準電圧は電源電位＋Ｖの約
半分とすることができる。電流制御回路は番号１
５で示されている。
めに、各枝１１および１２は、トランジスタＱ１
およびＱ２のベース・エミツタ接合と直列により
多くの接合を含み、これらの追加された接合は諸
ダイオードＤとして示されているが、実際上は前
述した米国特許明細書に示されたようにダイオー
ド接続されたトランジスタが用いられる。接合の
数が増されているので（第３図では各枝あたり４
個、第４図では各枝あたり５個）、トランジスタ
Ｑ１のベースの基準電圧を大地電位とするのはも
はや適当ではない。基準電圧は電源電位＋Ｖの約
半分とすることができる。電流制御回路は番号１
５で示されている。
電流源トランジスタＱ９およびＱ１０は整合さ
れており、そしてそれらのベースは約２接合電圧
分だけ大地電位より高いバイアス電位に共に接続
されている。トランジスタＱ１０のコレクタ電流
ＩTがトランジスタＱ９のそれの半分となるよう
にするため、抵抗Ｒ２はＲ１の値の約２倍であ
る。
れており、そしてそれらのベースは約２接合電圧
分だけ大地電位より高いバイアス電位に共に接続
されている。トランジスタＱ１０のコレクタ電流
ＩTがトランジスタＱ９のそれの半分となるよう
にするため、抵抗Ｒ２はＲ１の値の約２倍であ
る。
第４図において、仮定されていることは、端子
１３に接続されるいかなる回路もバイアス電流を
取り出さないこと、しかし電流制御回路１５の正
しい作用を維持するために点１３および１４から
例えば４μＡの電流ＩBを取り出すことが望まし
いこと、である。点１４および１３に取付けられ
る４μＡの電流シンクは、整合されたnpnトラン
ジスタＱ１１，Ｑ１２によつて形成され、これら
のベースは共に小さな固定バイアス電位（約
2Vbe）に接続しそしてそれらのエミツタがそれぞ
れ整合した150KΩの抵抗Ｒ３およびＲ４を介し
て接地されている。
１３に接続されるいかなる回路もバイアス電流を
取り出さないこと、しかし電流制御回路１５の正
しい作用を維持するために点１３および１４から
例えば４μＡの電流ＩBを取り出すことが望まし
いこと、である。点１４および１３に取付けられ
る４μＡの電流シンクは、整合されたnpnトラン
ジスタＱ１１，Ｑ１２によつて形成され、これら
のベースは共に小さな固定バイアス電位（約
2Vbe）に接続しそしてそれらのエミツタがそれぞ
れ整合した150KΩの抵抗Ｒ３およびＲ４を介し
て接地されている。
第１図は既知の回路の既略回路図、第２図ない
し第４図は本発明を実施した回路の概略回路図で
ある。 １０：制御される電流源、１１，１２：枝、１
３：入力端子、Ｑ３，Ｑ４：電流制御回路、Ｉ
V：制御電流、ＶS：信号電圧、Ｑ５：入力段、Ｑ
７，Ｑ１１：第１の別のトランジスタ、Ｑ８，Ｑ
１２：第２の別のトランジスタ。
し第４図は本発明を実施した回路の概略回路図で
ある。 １０：制御される電流源、１１，１２：枝、１
３：入力端子、Ｑ３，Ｑ４：電流制御回路、Ｉ
V：制御電流、ＶS：信号電圧、Ｑ５：入力段、Ｑ
７，Ｑ１１：第１の別のトランジスタ、Ｑ８，Ｑ
１２：第２の別のトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 電気的に可変なインピーダンス回路であつ
て、該インピーダンス回路は、可変制御電流源１
０と、該電流源が給電する第１及び第２の枝１
１，１２と、該第１及び第２の枝が接続されてお
りこれら枝の電流を等しくするように作用する電
流制御回路Ｑ３，Ｑ４と、を含んでおり、各前記
枝は、少なくとも１つのトランジスタＱ１，Ｑ２
を含み、該トランジスタは各前記枝内にコレクタ
端子及びエミツタ端子でもつて接続されており、
前記トランジスタのベース端子は前記２つのトラ
ンジスタのベース−エミツタ接合を介しかつ前記
第１及び第２の枝に共通の点３を介して相互接続
されており、前記ベース−エミツタ接合は背中合
せに接続されておりかつ前記制御電流により可変
的に順方向バイアスされて、それにより前記ベー
ス端子の内の前記第１枝に対応しかつ電圧基準と
して作用する第１の別端子４と前記ベース端子の
内の前記第２枝に対応しかつ入力端子として作用
する第２の別端子１３との間に被制御インピーダ
ンスを与える、ように成つた電気的に可変なイン
ピーダンス回路において、 回路が前記入力端子１３に接続されて前記第２
枝１２からバイアス電流ＩBを引き出し、 第１の別のトランジスタＱ７又はＱ１１が前記
第１枝１１に接続されて、それにより、前記電流
制御回路Ｑ３，Ｑ４が定める前記第１枝の電流
と、前記第１枝の前記トランジスタＱ１の前記コ
レクタ及びエミツタ端子間を通る電流と、の間の
オフセツトを確立する所定の電流を通過させて前
記バイアス電流ＩBを補償すること、 を特徴とする、電気的に可変なインピーダンス回
路。 ２ 前記入力端子１３に接続されて前記バイアス
電流ＩBを引き出す前記回路が、増幅器の入力段
Ｑ５Ａ，Ｑ５Ｂである、特許請求の範囲第１項記
載のインピーダンス回路。 ３ 前記入力端子１３に接続されて前記バイアス
電流ＩBを引き出す前記回路が、第２の別のトラ
ンジスタＱ８を付加された増幅器の入力段Ｑ５で
ある、特許請求の範囲第１項記載のインピーダン
ス回路。 ４ 前記入力端子１３に接続されて前記バイアス
電流ＩBを引き出す前記回路が、第２の別のトラ
ンジスタＱ１２である、特許請求の範囲第１項記
載のインピーダンス回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB45199/75A GB1568056A (en) | 1975-10-31 | 1975-10-31 | Electrically variable impedance ciruits |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5257753A JPS5257753A (en) | 1977-05-12 |
| JPS6210047B2 true JPS6210047B2 (ja) | 1987-03-04 |
Family
ID=10436268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51130004A Granted JPS5257753A (en) | 1975-10-31 | 1976-10-28 | Impedance circuit which is electrically variable |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4066914A (ja) |
| JP (1) | JPS5257753A (ja) |
| DE (1) | DE2648577A1 (ja) |
| GB (1) | GB1568056A (ja) |
| NL (1) | NL189638C (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5949728B2 (ja) * | 1976-12-27 | 1984-12-04 | 株式会社日立製作所 | 可変インピ−ダンス回路 |
| US4288707A (en) * | 1978-03-14 | 1981-09-08 | Tokyo Shibaura Denki Kabushiki Kaisha | Electrically variable impedance circuit |
| JPS5836015A (ja) * | 1981-08-28 | 1983-03-02 | Hitachi Ltd | 可変電子インピ−ダンス装置 |
| JPS5836014A (ja) * | 1981-08-28 | 1983-03-02 | Hitachi Ltd | 電子インピ−ダンス装置 |
| JPS5857814A (ja) * | 1981-10-01 | 1983-04-06 | Pioneer Electronic Corp | 電子インピ−ダンス装置 |
| US4517508A (en) * | 1982-05-08 | 1985-05-14 | Toko, Inc. | Variable impedance circuit |
| JPS59117815A (ja) * | 1982-12-25 | 1984-07-07 | Nippon Gakki Seizo Kk | 電気抵抗制御回路 |
| JPS59181811A (ja) * | 1983-03-31 | 1984-10-16 | Toshiba Corp | 可変抵抗回路 |
| DE3642618A1 (de) * | 1986-12-13 | 1988-06-23 | Philips Patentverwaltung | Schaltungsanordnung zur bildung eines begrenzten stromes |
| JP2522587B2 (ja) * | 1990-06-22 | 1996-08-07 | 株式会社東芝 | 基準電圧源回路 |
| US6037841A (en) * | 1997-10-07 | 2000-03-14 | Applied Micro Circuits Corporation | Impedance matched CMOS transimpedance amplifier for high-speed fiber optic communications |
| JPH11122077A (ja) * | 1997-10-13 | 1999-04-30 | Sony Corp | ２端子対回路 |
| US5973563A (en) * | 1997-12-10 | 1999-10-26 | National Semiconductor Corporation | High power output stage with temperature stable precisely controlled quiescent current and inherent short circuit protection |
| CN100362741C (zh) * | 2003-11-11 | 2008-01-16 | 浙江中控技术有限公司 | 数字式变阻装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3719833A (en) * | 1970-10-12 | 1973-03-06 | Motorola Inc | Technique for compensating for input bias currents of transistors |
| US3701741A (en) * | 1971-02-01 | 1972-10-31 | Eastman Kodak Co | Purification of impure scrap poly(ethylene terephthalate) |
| US3761741A (en) * | 1972-06-21 | 1973-09-25 | Signetics Corp | Electrically variable impedance utilizing the base emitter junctions of transistors |
| JPS5949604B2 (ja) * | 1974-12-13 | 1984-12-04 | ソニー株式会社 | トランジスタのバイアス回路 |
-
1975
- 1975-10-31 GB GB45199/75A patent/GB1568056A/en not_active Expired
-
1976
- 1976-10-27 DE DE19762648577 patent/DE2648577A1/de active Granted
- 1976-10-27 US US05/735,957 patent/US4066914A/en not_active Expired - Lifetime
- 1976-10-28 JP JP51130004A patent/JPS5257753A/ja active Granted
- 1976-10-29 NL NLAANVRAGE7612075,A patent/NL189638C/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| NL189638C (nl) | 1993-06-01 |
| NL7612075A (nl) | 1977-05-03 |
| DE2648577A1 (de) | 1977-05-12 |
| NL189638B (nl) | 1993-01-04 |
| GB1568056A (en) | 1980-05-21 |
| US4066914A (en) | 1978-01-03 |
| JPS5257753A (en) | 1977-05-12 |
| DE2648577C2 (ja) | 1987-07-09 |
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