JPS5911631A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Publication number
JPS5911631A
JPS5911631A JP57120899A JP12089982A JPS5911631A JP S5911631 A JPS5911631 A JP S5911631A JP 57120899 A JP57120899 A JP 57120899A JP 12089982 A JP12089982 A JP 12089982A JP S5911631 A JPS5911631 A JP S5911631A
Authority
JP
Japan
Prior art keywords
etching
polished
polishing
wafer
semiconductor device
Prior art date
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Pending
Application number
JP57120899A
Other languages
English (en)
Inventor
Osamu Mizuno
修 水野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Publication date
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Publication of JPS5911631A publication Critical patent/JPS5911631A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P52/00—Grinding, lapping or polishing of wafers, substrates or parts of devices

Landscapes

  • Weting (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体装置の製造方法に係シ、特にシリコン半
導体装置を歩留よく製造する方法に関する。
シリコン半導体装置は一般に、一方の表面を鏡面研磨さ
れたシリコンウェハーのその研磨面に形成される。その
シリコンウェハーの鏡面仕上げに用いられる研磨方法は
、通常１機械的化学的研磨と呼ばれるもので、化学エツ
チングを行いながら機械的研磨を行う方法である。した
がって機械的研磨がある以上、研磨されたウェハー表面
ｉはわずかといえども研磨による機械的歪が残存するこ
とは避は得ない。
一方、シリコン半導体装置の製造にはシリコンウェハー
の酸化工程が複数回合まれることが一般的である。この
酸化工程では酸化されるシリコンウェハー表面に機械的
歪が存在していると、酸化後に、主に積層欠陥からなる
結晶欠陥がウェハー表面に形成される。その欠陥密度は
酸化される温度１時間にも依存するが、機械的歪の大き
さに最も大きく依存する。この結晶欠陥はトランジスタ
等の素子の電気的特性全劣化させ、かつまた半導体装置
製造の歩留を低下させる要因となる。したがってシリコ
ンウェハー表面には機械的歪が存在しないことが望まし
い。
しかるに、半導体装置の製造に用いられるシリコンウェ
ハーには前述の如く、鏡面研磨時に発生する機械的歪が
残存しており、これがウェハー酸死時の結晶欠陥発生を
誘起し、素子特性の劣化。
歩留の低下をもたらすことになる。
本発明はこの問題を解決するためになされたものであっ
て、その要旨は、ウェ′バーを鏡面研磨しり後、エツチ
ングによって研磨に起因する機械的歪層を除去し、しか
る後に素子形成を行うという半導体装置の製造方法であ
る。
本発明によれば、酸化等の素子形成工程に入る前にウェ
ハー表面は無歪となっているので、歪起因による酸化時
の結晶欠陥の発生が無り、シたがって結晶欠陥起因の素
子特性の劣化が無く、高歩留の半導体装置製造が可能と
なる。
不発明に用いるエツチングは鏡面性全損わないエツチン
グ方法であればどのような方法でもよく、工、チンダ液
による方法や、塩化水素ガスによる高温気相エツチング
等が適用できる。またエツチング量は１μｍ程度で十分
であり、それ以上の工、チングをしても効果の増大はな
い。
以上詳述したように、本発明はウェハーの鏡面研磨工程
と半導体素子形成工程との間にウェハーエツチング工程
を追加するのみで素子特性の向上と歩留の向上とがもた
らされ、ゎずが１工程の追加のみでその得られるところ
の効果は極めて大きいものである。

Claims (1)

    【特許請求の範囲】
  1. シリコンウェハの少くとも一表面を研磨する工程と、少
    くとも研磨した一表面をエツチングする工程と、前記研
    磨・エツチングした表面に電気的２　索子を形成する工
    程とを含むことを特徴とする半導体装置の製造方法。
JP57120899A 1982-07-12 1982-07-12 半導体装置の製造方法 Pending JPS5911631A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02100320A (ja) * 1988-10-06 1990-04-12 Fujitsu Ltd シリコンウエハーの製造方法
US6902988B2 (en) 1999-08-20 2005-06-07 S.O.I.Tec Silicon On Insulator Technologies S.A. Method for treating substrates for microelectronics and substrates obtained by said method
EP2242084A4 (en) * 2008-02-07 2011-03-23 Denki Kagaku Kogyo Kk ELECTRON SOURCE PROCESS

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US7235427B2 (en) 1999-08-20 2007-06-26 S.O.I.Tec Silicon On Insulator Technologies Method for treating substrates for microelectronics and substrates obtained by said method
EP2242084A4 (en) * 2008-02-07 2011-03-23 Denki Kagaku Kogyo Kk ELECTRON SOURCE PROCESS

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