JPS59117323A - 抵抗モジユ−ル - Google Patents
抵抗モジユ−ルInfo
- Publication number
- JPS59117323A JPS59117323A JP23166782A JP23166782A JPS59117323A JP S59117323 A JPS59117323 A JP S59117323A JP 23166782 A JP23166782 A JP 23166782A JP 23166782 A JP23166782 A JP 23166782A JP S59117323 A JPS59117323 A JP S59117323A
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- signal line
- resistor module
- module
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
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- Engineering & Computer Science (AREA)
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は重子回路部品である抵抗モジュールに関する
ものであり、特に信号線路をその特性インピーダンスに
等しい抵抗値によって終端するための終端抵抗を構成す
る抵抗モジュールに関するものである。
ものであり、特に信号線路をその特性インピーダンスに
等しい抵抗値によって終端するための終端抵抗を構成す
る抵抗モジュールに関するものである。
ＥＣＬｒ ＜、 Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌ
ｏｇｉｃ ）素子を用いて論理回路を構成する場合、信
号線路の反射により高速スイッチング時に遅れが発生す
ることを防止するため、信号線路の特性インピーダンス
に整合させた終端抵抗が用いられる。
ｏｇｉｃ ）素子を用いて論理回路を構成する場合、信
号線路の反射により高速スイッチング時に遅れが発生す
ることを防止するため、信号線路の特性インピーダンス
に整合させた終端抵抗が用いられる。
第１図は従来のこの種の回路の一例を示す接続図であっ
て、（１）はＥＣＬゲート、（２）はＩＣパッケージ、
（３）は抵抗モジュール、（４１ハ信号線路、ＶＥＥ
、 Ｖ７Ｔはそれぞれ別の電源、ＺＯＵ信号線路（４）
の特性インピーダンス、Ｒ１は抵抗モジュール（３）の
各抵抗の抵抗値である。Ｚｏ＝Ｒ□に設定されているの
で信号線路（４）の終端における反射は起らない。通常
ｌ ＶＥＥＩ ＞ ｌ ＶＴＴＩ Ｋ設定する。但し、
第１図テハイ百号線路（４１の終端に関係のない接続線
は示してない。
て、（１）はＥＣＬゲート、（２）はＩＣパッケージ、
（３）は抵抗モジュール、（４１ハ信号線路、ＶＥＥ
、 Ｖ７Ｔはそれぞれ別の電源、ＺＯＵ信号線路（４）
の特性インピーダンス、Ｒ１は抵抗モジュール（３）の
各抵抗の抵抗値である。Ｚｏ＝Ｒ□に設定されているの
で信号線路（４）の終端における反射は起らない。通常
ｌ ＶＥＥＩ ＞ ｌ ＶＴＴＩ Ｋ設定する。但し、
第１図テハイ百号線路（４１の終端に関係のない接続線
は示してない。
′電源ＶＥＥとＶＴＴとがもし共通の軍律であり、共通
の内部回路を持っているとその共通の内部回路を通じて
ＥＣＬ ｆｉ＋ 、信号線路（４）、抵抗モジュール（
３１を経る閉回路が構成され、信号電流の他に（ＶＥＥ
ＶＴｒ）／Ｒ１で定められる余分な電流がＥＣＬゲ−ト
ｆｉ＋の負荷となり、ゲートの駆動能力に問題を生じる
他、（ＶＥＲ−ＶＴＴ ） ／ Ｒ□の重力損失による
余分な発熱が生じることになる。したがって、このよう
なことを避けるため電源ＶＴＴは電源ＶＥＥとは別に設
けなければならないという欠点がある。
の内部回路を持っているとその共通の内部回路を通じて
ＥＣＬ ｆｉ＋ 、信号線路（４）、抵抗モジュール（
３１を経る閉回路が構成され、信号電流の他に（ＶＥＥ
ＶＴｒ）／Ｒ１で定められる余分な電流がＥＣＬゲ−ト
ｆｉ＋の負荷となり、ゲートの駆動能力に問題を生じる
他、（ＶＥＲ−ＶＴＴ ） ／ Ｒ□の重力損失による
余分な発熱が生じることになる。したがって、このよう
なことを避けるため電源ＶＴＴは電源ＶＥＥとは別に設
けなければならないという欠点がある。
第２図は従来の回路の他の例を示す接続図で、第１図と
同一符号は同一部分を示し、（５）は抵抗モジュール、
Ｒ２，Ｒ３はそれぞれの抵抗の抵抗値である。
同一符号は同一部分を示し、（５）は抵抗モジュール、
Ｒ２，Ｒ３はそれぞれの抵抗の抵抗値である。
第２図の回路では１／Ｚｏ ＝ １／Ｒ２＋ ＭＲ３に
設定してインピーダンス整合を行う。第２図に示すとお
りこの回路では抵抗モジュール（５）に接地端子が必要
となるため、抵抗モジュールの外形寸法の増大、さらＶ
Ｃは端子数の増加により高密度実装を妨げる欠点がある
。
設定してインピーダンス整合を行う。第２図に示すとお
りこの回路では抵抗モジュール（５）に接地端子が必要
となるため、抵抗モジュールの外形寸法の増大、さらＶ
Ｃは端子数の増加により高密度実装を妨げる欠点がある
。
この発明は従来のものの上記の欠点を除去するためにな
されたもので、別の電源を用いることもなく、かつ抵抗
モジュールのビン数を増加することもなく信号線路を有
効に終端することのできる抵抗モジュールを提供するこ
とを目的としている。
されたもので、別の電源を用いることもなく、かつ抵抗
モジュールのビン数を増加することもなく信号線路を有
効に終端することのできる抵抗モジュールを提供するこ
とを目的としている。
このためこの発明ではｍＬゲートの電源を半導体素子を
介して抵抗モジュールの抵抗の共通端子に加えることに
よりＥｅＬゲートに余分の電流が負荷されることを防止
したもので、以１図面によってこの発明の詳細な説明す
る。
介して抵抗モジュールの抵抗の共通端子に加えることに
よりＥｅＬゲートに余分の電流が負荷されることを防止
したもので、以１図面によってこの発明の詳細な説明す
る。
第３図はこの発明の一実施例を示す接続図で、第１図と
同一符号は同一部分を示し、（６）は抵抗モジュール、
（７）は半導体素子でツェナダイオード又は普通のダイ
オード、（８１はバイパスコンデンサ、（９）は枠数の
抵抗素子の共通の接続点である。
同一符号は同一部分を示し、（６）は抵抗モジュール、
（７）は半導体素子でツェナダイオード又は普通のダイ
オード、（８１はバイパスコンデンサ、（９）は枠数の
抵抗素子の共通の接続点である。
Ｒ１＝Ｚ、に設定すればインピーダンス整合終端を構成
することができる。半導体素子（７）の重圧降下分をＶ
Ｄ とすれば接続点（９）の電圧■９はｖ９ ＝ ｖ
□−ＶＤ となる。Ｖ９を第１図のｖＴＴに等しくす
れば抵抗モジュール（６）に加えられる電圧は第３図と
第１図において等価となり、かつ半導体素子ｆ７１の存
在のためＥＣＬゲート（ｉｌＶＣ余分な負荷が加わるこ
とはない。
することができる。半導体素子（７）の重圧降下分をＶ
Ｄ とすれば接続点（９）の電圧■９はｖ９ ＝ ｖ
□−ＶＤ となる。Ｖ９を第１図のｖＴＴに等しくす
れば抵抗モジュール（６）に加えられる電圧は第３図と
第１図において等価となり、かつ半導体素子ｆ７１の存
在のためＥＣＬゲート（ｉｌＶＣ余分な負荷が加わるこ
とはない。
またＺ。＝Ｒ１でインピーダンス整合する場合、半導体
素子（７１の動作抵抗は零であることを仮定しているが
、ＥＣＬゲート（１）の信号出力は高速に変化スルので
、その信号に対してはバイパスコンデンサ（８）のイン
ピーダンスは零に近く、シたがって半導体素子（７）と
バイパスコンデンサ（８１の並列回路のインピーダンス
は零と見なすことができる。
素子（７１の動作抵抗は零であることを仮定しているが
、ＥＣＬゲート（１）の信号出力は高速に変化スルので
、その信号に対してはバイパスコンデンサ（８）のイン
ピーダンスは零に近く、シたがって半導体素子（７）と
バイパスコンデンサ（８１の並列回路のインピーダンス
は零と見なすことができる。
以上のようにこの発明によれば、装置の電源を増加する
ことなく、かつ抵抗モジュールのピン数を増加すること
なく、従って高密度の実装が可能な抵抗モジュールを得
ることかできる。
ことなく、かつ抵抗モジュールのピン数を増加すること
なく、従って高密度の実装が可能な抵抗モジュールを得
ることかできる。
２・１図は従来の方法の一例を示す接続図、第２図は従
来の方法の他の例を示す接続図、第３図はこの発明の一
実施例を示す接続図である。 （１）・・・ＥＣＬ、１２＋・・・ＩＣパッケージ、（
４１・・・信号線路、（６）・・・抵抗モジュール、（
７）・・・半導体素子。 なお、図中同一符号は同−又は相当部分を示す。 代理人 葛 野 信 − １２ 第１図 第２図 ■εＥ 第３図 ↓ ＥＥ １２１
来の方法の他の例を示す接続図、第３図はこの発明の一
実施例を示す接続図である。 （１）・・・ＥＣＬ、１２＋・・・ＩＣパッケージ、（
４１・・・信号線路、（６）・・・抵抗モジュール、（
７）・・・半導体素子。 なお、図中同一符号は同−又は相当部分を示す。 代理人 葛 野 信 − １２ 第１図 第２図 ■εＥ 第３図 ↓ ＥＥ １２１
Claims (1)
- 複数の抵抗素子の一方の端子が共通に接続されている抵
抗モジュールにおいて、その共通に接続された端子と、
これに接続される外部端子との間に直列に半導体素子を
接続したことを特徴とする抵抗モジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23166782A JPS59117323A (ja) | 1982-12-23 | 1982-12-23 | 抵抗モジユ−ル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23166782A JPS59117323A (ja) | 1982-12-23 | 1982-12-23 | 抵抗モジユ−ル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59117323A true JPS59117323A (ja) | 1984-07-06 |
Family
ID=16927087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23166782A Pending JPS59117323A (ja) | 1982-12-23 | 1982-12-23 | 抵抗モジユ−ル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117323A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5729154A (en) * | 1993-11-29 | 1998-03-17 | Fujitsu Limited | Termination circuits and related output buffers |
| CN104103392A (zh) * | 2013-04-10 | 2014-10-15 | 珠海扬智电子科技有限公司 | 排阻器 |
-
1982
- 1982-12-23 JP JP23166782A patent/JPS59117323A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5729154A (en) * | 1993-11-29 | 1998-03-17 | Fujitsu Limited | Termination circuits and related output buffers |
| US6160417A (en) * | 1993-11-29 | 2000-12-12 | Fujitsu Limited | Termination circuits and related output buffers |
| CN104103392A (zh) * | 2013-04-10 | 2014-10-15 | 珠海扬智电子科技有限公司 | 排阻器 |
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