JPS59117780A - ダイナミツク型ｒａｍ - Google Patents
ダイナミツク型ｒａｍInfo
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- JPS59117780A JPS59117780A JP57226288A JP22628882A JPS59117780A JP S59117780 A JPS59117780 A JP S59117780A JP 57226288 A JP57226288 A JP 57226288A JP 22628882 A JP22628882 A JP 22628882A JP S59117780 A JPS59117780 A JP S59117780A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ＭＯＳＦＥＴ （絶縁ゲート型電界効果ト
ランジスタ〉で構成されたダイナミック型ＲＡＭ （ラ
ンダム・アクセス・メモリ）に関する。
ランジスタ〉で構成されたダイナミック型ＲＡＭ （ラ
ンダム・アクセス・メモリ）に関する。
ダイナミック型メモリセルは、情報を電荷の形態で記憶
する記憶用キャパシタとアドレス選択用のＭＯＳＦＥＴ
とによって構成される。
する記憶用キャパシタとアドレス選択用のＭＯＳＦＥＴ
とによって構成される。
半導体基板上において形成されたメモリセルにおいては
、上記キヤパシタに蓄積された電荷が、リーク電流等に
よって時間とともに減少してしまう。このため、常にメ
モリセルに正確な情報を記憶させておくためには、メモ
リセルに記憶されている情報を、その情報が失われる前
に読み出して、これを増幅して再び同じメモリセルに書
込む動作、いわゆるリフレッシュ動作を行う必要がある
。例えば、６４にビットのダイナミック型ＲＡＭにおけ
るメモリセルのリフレッシュ動作は、ｒ電子技術」誌の
Ｖｏ１２３、Ｎｏ ３のｐｐ３０〜３３に示されている
自動リフレッシュ機能によって行われていた。
、上記キヤパシタに蓄積された電荷が、リーク電流等に
よって時間とともに減少してしまう。このため、常にメ
モリセルに正確な情報を記憶させておくためには、メモ
リセルに記憶されている情報を、その情報が失われる前
に読み出して、これを増幅して再び同じメモリセルに書
込む動作、いわゆるリフレッシュ動作を行う必要がある
。例えば、６４にビットのダイナミック型ＲＡＭにおけ
るメモリセルのリフレッシュ動作は、ｒ電子技術」誌の
Ｖｏ１２３、Ｎｏ ３のｐｐ３０〜３３に示されている
自動リフレッシュ機能によって行われていた。
すなわち、ダイナミック型ＲＡＭに、リフレッシュ制御
用の外部端子を設けて、この外部端子に所定のレベルの
りフレッシュ信号ＲＥ Ｓ Ｈを印加することにより、
クイナミンク型ＲＡＭ内の複数のメモリセルが自動的に
リフレッシュされるオートリフレッシュ機能と、上記リ
フレッシュ信号ＲＥＦを所定のレベルにしつづけること
により内蔵のタイマー回路を作動されて、一定周期毎に
上記リフレッシュ動作を行うセルフリフレッシュ機能と
が設けられている。この自動リフレッシュ方式は、外部
制御信号ＲＥＳＨを必要とするので、完全自動リフ１７
９３作とは言えない。
用の外部端子を設けて、この外部端子に所定のレベルの
りフレッシュ信号ＲＥ Ｓ Ｈを印加することにより、
クイナミンク型ＲＡＭ内の複数のメモリセルが自動的に
リフレッシュされるオートリフレッシュ機能と、上記リ
フレッシュ信号ＲＥＦを所定のレベルにしつづけること
により内蔵のタイマー回路を作動されて、一定周期毎に
上記リフレッシュ動作を行うセルフリフレッシュ機能と
が設けられている。この自動リフレッシュ方式は、外部
制御信号ＲＥＳＨを必要とするので、完全自動リフ１７
９３作とは言えない。
そこで、本願発明者は、内蔵のタイマー回路により、あ
る一定周期で上記セルフリフレッシュ動作を行わせるこ
とを考えた。
る一定周期で上記セルフリフレッシュ動作を行わせるこ
とを考えた。
しかし、この場合、複数のダイナミック型ＲＡＭにより
構成されるメモリ装置において、各ダイナミック型ＲＡ
Ｍがそれぞれ独自の周期により非同期のもとてリフレッ
シュ動作を行うこととなるので、ユーザーの使用可能時
間が大幅に制限されてしまうという欠点が生じる。
構成されるメモリ装置において、各ダイナミック型ＲＡ
Ｍがそれぞれ独自の周期により非同期のもとてリフレッ
シュ動作を行うこととなるので、ユーザーの使用可能時
間が大幅に制限されてしまうという欠点が生じる。
この発明の目的は、完全自動リフレッシュ動作及び各ダ
イナミック型ＲＡＭ相互間でのりフレノンユ動作の同期
化を実現したダイナミック型ＲＡＭを提供することにあ
る。
イナミック型ＲＡＭ相互間でのりフレノンユ動作の同期
化を実現したダイナミック型ＲＡＭを提供することにあ
る。
この発明の更に他の目的は、以下の説明及び図面から明
らかになるであろう。
らかになるであろう。
以下、この発明を実施例とともに詳細に説明する。
第１図には、この発明の一実施例のブロック図が示され
ている。
ている。
同図において、点線で囲まれた各回路ブロックは、公知
の半導体集積回路の製造技術によって、シリコンのよう
な１個の半導体基板上において形成され、例えば、端子
ＤＯ−Ｄ７．ＡＯ〜Ａ１４゜Ｗｌ−９正茗、ＲＥＳＨ及
びＶｃｃ、 Ｖｓｓは、その外部端子とされ、端子Ｖ
ｃｃ、 Ｖ ｓｓに図示しない適当な外部電源装置
から給電が行われる。
の半導体集積回路の製造技術によって、シリコンのよう
な１個の半導体基板上において形成され、例えば、端子
ＤＯ−Ｄ７．ＡＯ〜Ａ１４゜Ｗｌ−９正茗、ＲＥＳＨ及
びＶｃｃ、 Ｖｓｓは、その外部端子とされ、端子Ｖ
ｃｃ、 Ｖ ｓｓに図示しない適当な外部電源装置
から給電が行われる。
回路記号Ｍ−ＡＲＹで示されているのは、メモリアレイ
であり、公知の１ＭＯ３型メモリセルが７トリノクス状
に配置されている。この実施例では、特に制限されない
が、上記メモリセルは一対の平行に配置された相補デー
タ線り、 Ｄに、その人出カッ−１′が結合された２
交点方式で配置される。
であり、公知の１ＭＯ３型メモリセルが７トリノクス状
に配置されている。この実施例では、特に制限されない
が、上記メモリセルは一対の平行に配置された相補デー
タ線り、 Ｄに、その人出カッ−１′が結合された２
交点方式で配置される。
回路記号Ｐｃ１で示されているのは、データ線プリチャ
ージ回路であり、プリチャージパルスφｐｃｌを受けて
、特に制限されないが、相補データ線り、 Ｄを短絡
してＶｃｃ／２にプリチャージするＭＯＳ Ｆ ＥＴに
より構成される。
ージ回路であり、プリチャージパルスφｐｃｌを受けて
、特に制限されないが、相補データ線り、 Ｄを短絡
してＶｃｃ／２にプリチャージするＭＯＳ Ｆ ＥＴに
より構成される。
回路記号ＳＡで示されているのは、センスアンプであり
、特に制限されないが、電源電圧Ｖｃｃと回路の接地電
位ＶｓｓにそれぞれパワースイッチＭＯ８ＦＥＴが設け
られたＣＭＯ３（相補型ＭＯ３）ランチ回路で構成され
、その一対の入出力ノードは、上記相補データ線り、Ｄ
に結合されている。
、特に制限されないが、電源電圧Ｖｃｃと回路の接地電
位ＶｓｓにそれぞれパワースイッチＭＯ８ＦＥＴが設け
られたＣＭＯ３（相補型ＭＯ３）ランチ回路で構成され
、その一対の入出力ノードは、上記相補データ線り、Ｄ
に結合されている。
タイミングパルスφｐａは、上記パワースイ・ノチＭＯ
３ＦＥＴを制御するためのものである。パワースイッチ
ＭＯＳ Ｆ ＥＴは、プリチャージ直前にオフにされ、
相補データ線り、Ｄがフローティング状態でＶ ｃｃ、
Ｖ ｓｓレベルを保持する。そして、上記プリチャ
ージＭＯＳ Ｆ ＥＴのオンによりＶｃｃ／２にプリチ
ャージされる。
３ＦＥＴを制御するためのものである。パワースイッチ
ＭＯＳ Ｆ ＥＴは、プリチャージ直前にオフにされ、
相補データ線り、Ｄがフローティング状態でＶ ｃｃ、
Ｖ ｓｓレベルを保持する。そして、上記プリチャ
ージＭＯＳ Ｆ ＥＴのオンによりＶｃｃ／２にプリチ
ャージされる。
回路記号ｃ −Ｓ Ｗで示されているのは、カラムスイ
ッチであり、カラム選択信号に従って、選択された相補
データ線を共通相補データ線に結合させる。
ッチであり、カラム選択信号に従って、選択された相補
データ線を共通相補データ線に結合させる。
回路記号Ｒ−ＡＤＢで示されているのは、ロウアドレス
バッファであり、外部端子ＡＯ〜Ａ８からの外部アドレ
ス信号を受けて、内部相補アドレス信号ａＯ−ａ８を形
成する。
バッファであり、外部端子ＡＯ〜Ａ８からの外部アドレ
ス信号を受けて、内部相補アドレス信号ａＯ−ａ８を形
成する。
回路記号Ｃ−ＡＤＢで示されているのは、カラムアドレ
スハソファであり、外部端子Ａ９〜Ａ１４からの外部ア
ドレス信号を受けて、内部相補アドレス信号Ｌ９〜ａ１
４を形成する。
スハソファであり、外部端子Ａ９〜Ａ１４からの外部ア
ドレス信号を受けて、内部相補アドレス信号Ｌ９〜ａ１
４を形成する。
回路記号Ｒ−ＤＣＲで示されているのは、ロウアドレス
デコーダであり、後述するマルチプレクサＭＰＸを介し
た 内部相補アドレス信号−ａＱ〜且８を受けて、Ｍ−
ＡＲＹのワード線選択信号を形成する。このワード線選
択信号は、ワード線選択タイミング信号φＸに同期して
、Ｍ−ＡＲＹに伝えられる。
デコーダであり、後述するマルチプレクサＭＰＸを介し
た 内部相補アドレス信号−ａＱ〜且８を受けて、Ｍ−
ＡＲＹのワード線選択信号を形成する。このワード線選
択信号は、ワード線選択タイミング信号φＸに同期して
、Ｍ−ＡＲＹに伝えられる。
回路記号Ｃ−ＤＣＲで示されているのは、カラムアドレ
スデコーダであり、内部相補アドレス信号ａ９〜ａ１４
を受けて、Ｍ−ＡＲＹのデータ線選択信号を形成する。
スデコーダであり、内部相補アドレス信号ａ９〜ａ１４
を受けて、Ｍ−ＡＲＹのデータ線選択信号を形成する。
このデータ線選択信号は、データ線選択タイミンク信号
φｙに同期して、Ｃ−ｓ’ｗに伝えられる。
φｙに同期して、Ｃ−ｓ’ｗに伝えられる。
回路記号ＰＣ２で示されているのは、共通相補データ線
のプリチャージ回路であり、特に制限されないが、プリ
チャージパルスφｐｃ２を受けて共通相補デ〜り線を短
絡する上記同様なＭＯＳＦＥＴにより構成されている。
のプリチャージ回路であり、特に制限されないが、プリ
チャージパルスφｐｃ２を受けて共通相補デ〜り線を短
絡する上記同様なＭＯＳＦＥＴにより構成されている。
回路記号Ｍ、６３で示されているのは、メインアンプで
あり、上記センスアンプと同様な回路構成とされる。タ
イミングパルスφｍａは、そのパワースイッチＭＯ３Ｆ
ＥＴを制御するためのものである。
あり、上記センスアンプと同様な回路構成とされる。タ
イミングパルスφｍａは、そのパワースイッチＭＯ３Ｆ
ＥＴを制御するためのものである。
回路記号ＤＯＢで示されているのは、データ出カバソフ
ァであり、読み出しタイミングパルスｊｒｗｔこより、
ＭＡからの読み出しデータを外部端子ＤＯ〜Ｄ７にそれ
ぞれ送出する。なお、書込み時には、読み出しタイミン
グパルスａｒｙによりこのデータ出力ハノファＤＯＢは
、不動作（出力ハイインピーダンス）にされる。
ァであり、読み出しタイミングパルスｊｒｗｔこより、
ＭＡからの読み出しデータを外部端子ＤＯ〜Ｄ７にそれ
ぞれ送出する。なお、書込み時には、読み出しタイミン
グパルスａｒｙによりこのデータ出力ハノファＤＯＢは
、不動作（出力ハイインピーダンス）にされる。
回路記号ＤｆＢで示されているのは、データ入力ハノフ
ァであり、書込みタイミングパルスφｒＷにより、外部
端子ＤＯ〜Ｄ７からの書込みデータを共通相補データ線
に伝える。なお、読め出し時には、書込みタイミングパ
ルスφｒｔ１によりこのデータ入力ハノファＤＩＢは、
不動作にされる。
ァであり、書込みタイミングパルスφｒＷにより、外部
端子ＤＯ〜Ｄ７からの書込みデータを共通相補データ線
に伝える。なお、読め出し時には、書込みタイミングパ
ルスφｒｔ１によりこのデータ入力ハノファＤＩＢは、
不動作にされる。
上記各種タイミング信号は、次の各回路プロ。
りにより形成される。
回路記号ＲＥＧで示されているのは、特に制限されない
が、アドレスｌ信号ａＯ−ａ８（又はａＱ〜ａ８）を受
けて、その立ち上がり又は立ち下がりのエツジを検出す
るエツジトリガ回路である。
が、アドレスｌ信号ａＯ−ａ８（又はａＱ〜ａ８）を受
けて、その立ち上がり又は立ち下がりのエツジを検出す
るエツジトリガ回路である。
回路記号ＣＥＧで示されしいるのは、特に制限されない
が、アドレス信号ａ９〜ａ１４ （又はａ９〜ａ１４）
を受けて、その立ち上がり又は立ち下がりのエツジを検
出するエツジトリガ回路である。これらのエツジトリガ
回路は、特に制限されないが、アドレス信号ａＱ−’ａ
８．アドレス信号ａ９〜ａ１４と、その遅延信号とをそ
れぞれ受ける排他的論理和回路と、その出力信号を受け
る論理和回路とにより構成され、いずれかのアドレス信
号ａｏ−ａ８．アドレス信号ａ９〜ａ１４の変化タイミ
ングに同期したエツジ検出パルスφｒ１ψＣをそれぞれ
形成する。
が、アドレス信号ａ９〜ａ１４ （又はａ９〜ａ１４）
を受けて、その立ち上がり又は立ち下がりのエツジを検
出するエツジトリガ回路である。これらのエツジトリガ
回路は、特に制限されないが、アドレス信号ａＱ−’ａ
８．アドレス信号ａ９〜ａ１４と、その遅延信号とをそ
れぞれ受ける排他的論理和回路と、その出力信号を受け
る論理和回路とにより構成され、いずれかのアドレス信
号ａｏ−ａ８．アドレス信号ａ９〜ａ１４の変化タイミ
ングに同期したエツジ検出パルスφｒ１ψＣをそれぞれ
形成する。
回路記号ＴＧで示されているのは、タイミング発生回路
であり、上記代表として示された主要なタイミング信号
等を形成する。このタイミンク発生回路は、エツジ検出
パルスφｒ、φＣの他、外部端子から供給されるライト
イネーブル信号ＷＥ。
であり、上記代表として示された主要なタイミング信号
等を形成する。このタイミンク発生回路は、エツジ検出
パルスφｒ、φＣの他、外部端子から供給されるライト
イネーブル信号ＷＥ。
チップ選択信号ｅ】を受けて、上記一連のタイミングパ
ルスを形成する。
ルスを形成する。
回路記号ＭＰＸで示されているのは、マルチプレクサで
あり、上記アドレスへソフプＲ−ＡＤＢと後述する自動
リフレッシュ回路ＲＥＦで形成された内部相補アドレス
信号土０〜旦」を選択的に上記デコーダＲ−ＤＣＲに伝
える。
あり、上記アドレスへソフプＲ−ＡＤＢと後述する自動
リフレッシュ回路ＲＥＦで形成された内部相補アドレス
信号土０〜旦」を選択的に上記デコーダＲ−ＤＣＲに伝
える。
回路記号Ｖｂｂ−Ｇで示されているのは、基板バイアス
発生回路である。
発生回路である。
回路記号ＲＥＦで示されているのは、自動リフレッシュ
回路であり、特に制限されないが、リフレッシュアドレ
スカウンタ、タイマー回路とを含んでいる。
回路であり、特に制限されないが、リフレッシュアドレ
スカウンタ、タイマー回路とを含んでいる。
第２図には、上記自動リフレッシュ回路ＲＥＦの一実施
例の回路図が示されている。
例の回路図が示されている。
回路記号ＴＭで示されているのは、タイマー回路であり
、セルフリフレッシュ動作のためのアドレス歩進用のパ
ルスφを形成する。
、セルフリフレッシュ動作のためのアドレス歩進用のパ
ルスφを形成する。
回路記号Ｃ０ＮＴで示されているのは、リフレノンニア
トレスカウンタであり、リフレッシュ用の内部相補アド
レス信号ｌＯ〜土８を形成する。
トレスカウンタであり、リフレッシュ用の内部相補アド
レス信号ｌＯ〜土８を形成する。
上記タイマー回路ＴＭは、特に制限されないが、上記リ
フレッシュアドレスカウンタＣ０ＮＴの１回りがメモリ
セルのりフレッシュ周期と一致するような時間信号を形
成する。
フレッシュアドレスカウンタＣ０ＮＴの１回りがメモリ
セルのりフレッシュ周期と一致するような時間信号を形
成する。
このタイマー回路ＴＭの出力φは、セルフリフレッシュ
起動信号とされ、一方においてオアケ−ト回路Ｇ２を通
してリフレッシュアドレスカウンタＣ０ＮＴに入力され
る。また、上記出力φは、他方において出力バッファ回
路Ｂ１の入力信号及び上記出カバソファ回路Ｂｌと入カ
ハノファ回路Ｂ２の制御信号として用いられ、これらの
バッファ回路Ｂｌ、Ｂ２を相補的に動作す拷る。
起動信号とされ、一方においてオアケ−ト回路Ｇ２を通
してリフレッシュアドレスカウンタＣ０ＮＴに入力され
る。また、上記出力φは、他方において出力バッファ回
路Ｂ１の入力信号及び上記出カバソファ回路Ｂｌと入カ
ハノファ回路Ｂ２の制御信号として用いられ、これらの
バッファ回路Ｂｌ、Ｂ２を相補的に動作す拷る。
さらに、上記タイマー回路Ｔ Ｍにより形成された起動
信号φと、上記入カバソファ回路Ｂ２の出力信号とは、
オアゲート回路Ｇ１を通して、第１図のマルチプレクサ
ＭＰＸの制御信号として用いられる。
信号φと、上記入カバソファ回路Ｂ２の出力信号とは、
オアゲート回路Ｇ１を通して、第１図のマルチプレクサ
ＭＰＸの制御信号として用いられる。
また、上記入力バッファＢ２の出力信号は、上記オアケ
ート回路Ｇ２を通してリフレッシュアドレスカウンタＣ
０ＮＴの入力に伝えられる。そして、上記人力バッファ
回路Ｂ２の出力信号は、上記タイマー回路ＴＭのリセッ
ト信号とし用いられる。上記出力バッファ回路Ｂ１の出
力と、入カバソファ回路Ｂ２の入力とは、外部端子ＲＥ
Ｓ Ｈに接続される。
ート回路Ｇ２を通してリフレッシュアドレスカウンタＣ
０ＮＴの入力に伝えられる。そして、上記人力バッファ
回路Ｂ２の出力信号は、上記タイマー回路ＴＭのリセッ
ト信号とし用いられる。上記出力バッファ回路Ｂ１の出
力と、入カバソファ回路Ｂ２の入力とは、外部端子ＲＥ
Ｓ Ｈに接続される。
この実施例回路の動作を次に説明する。
タイマー回路ＴＭにより起動信号φが出力されると、例
えばこの信号φのハイレベルにより上記カウンタ回路Ｃ
０ＮＴが＋１の計数動作を行う。
えばこの信号φのハイレベルにより上記カウンタ回路Ｃ
０ＮＴが＋１の計数動作を行う。
また、出カバソファＢ１が動作状態とされ、外部端子Ｒ
ＥＳＨをロウレベルとしてセルフリフレッシュ動作中で
あることを出力する。これにより、外部からの書込み及
び読み出し動作を禁止する。
ＥＳＨをロウレベルとしてセルフリフレッシュ動作中で
あることを出力する。これにより、外部からの書込み及
び読み出し動作を禁止する。
さらに、上記マルチプレクサＭＰＸを制御して上記カウ
ンタ回路Ｃ０ＮＴで形成した内部相補アドレス信号ａＯ
−ａ８をデコーダ回路Ｒ−ＤＣＲに伝える。
ンタ回路Ｃ０ＮＴで形成した内部相補アドレス信号ａＯ
−ａ８をデコーダ回路Ｒ−ＤＣＲに伝える。
これにより、上記カウンタ回路で形成されたアドレス信
号ｌＯ〜１８に従ったりフレッシュ動作により１行（１
つのワード線に結合されたメモリセル）のりフレッシュ
動作が行われる。
号ｌＯ〜１８に従ったりフレッシュ動作により１行（１
つのワード線に結合されたメモリセル）のりフレッシュ
動作が行われる。
また、上記タイマー回路ＴＭの出力φがロウレベルなら
、入カバソファ回路Ｂ２が動作状態になっているので、
外部端子ＲＥＳＨにロウレベルのパルスを供給すると、
上記同様なりフレッシュ動作が行われる。この時、タイ
マー回路ＴＭは、強制的にリセット状態にされており、
その動作が禁止されている。
、入カバソファ回路Ｂ２が動作状態になっているので、
外部端子ＲＥＳＨにロウレベルのパルスを供給すると、
上記同様なりフレッシュ動作が行われる。この時、タイ
マー回路ＴＭは、強制的にリセット状態にされており、
その動作が禁止されている。
上述のようなりフレッシュ機能を持つダイナミック型Ｒ
ＡＭにあっては、第３図のブロック図に示すように、ダ
イナミック型ＲＡＭを構成する複数のメモリｌＣＯＯ〜
Ｉ Ｃｍ ｎからなるメモリ装置において、上記端子Ｒ
ＥＳＨを共通化するものである。このようにメモリ装置
を構成することにらより、各ダイナミック型ＲＡＭに内
蔵したタイマー回路ＴＭのうち、いずれか最も早いタイ
ミングで発生する起動信号φにより、そのダイナミック
型ＲＡＭのりフレッシュ動作が行われるとともに、他の
ダイナミック型ＲＡ Ｍに上記外部端子ＲＥ Ｓ Ｈを
通して上記起動信号φが伝えられるので、全ダイナミッ
ク型ＲＡＭ （Ｉ Ｃｏ Ｏ〜Ｉ Ｃｒｎｎ）を−斉に
リフレッシュ動作させることができる。
ＡＭにあっては、第３図のブロック図に示すように、ダ
イナミック型ＲＡＭを構成する複数のメモリｌＣＯＯ〜
Ｉ Ｃｍ ｎからなるメモリ装置において、上記端子Ｒ
ＥＳＨを共通化するものである。このようにメモリ装置
を構成することにらより、各ダイナミック型ＲＡＭに内
蔵したタイマー回路ＴＭのうち、いずれか最も早いタイ
ミングで発生する起動信号φにより、そのダイナミック
型ＲＡＭのりフレッシュ動作が行われるとともに、他の
ダイナミック型ＲＡ Ｍに上記外部端子ＲＥ Ｓ Ｈを
通して上記起動信号φが伝えられるので、全ダイナミッ
ク型ＲＡＭ （Ｉ Ｃｏ Ｏ〜Ｉ Ｃｒｎｎ）を−斉に
リフレッシュ動作させることができる。
したがって、内蔵の各タイマー回路ＴＭの動作にバラツ
キがあっても、最も早い周期の起動信号φに同期して、
全ダイナミック型ＲＡＭのりフレッシュ信号動作を行わ
せることができる。
キがあっても、最も早い周期の起動信号φに同期して、
全ダイナミック型ＲＡＭのりフレッシュ信号動作を行わ
せることができる。
上記共通化した外部端子ＲＥ Ｓ ｆ（がロウレベルな
ら、メモリ装置がりフレッシュ動作中であるので、書込
み又は読出し動作が禁止される。
ら、メモリ装置がりフレッシュ動作中であるので、書込
み又は読出し動作が禁止される。
この実施例では、従来のようなリフレ・７シユ制御信号
を必要とすることがないから、完全自動リフレッシュ動
作を実現することができ、しかも各ダイナミック型ＲＡ
Ｍがそれぞれ独自の周期でリフレッシュ動作を行わない
ので、ユーザーの使用可能時間が大幅に制限されてしま
うということがない。
を必要とすることがないから、完全自動リフレッシュ動
作を実現することができ、しかも各ダイナミック型ＲＡ
Ｍがそれぞれ独自の周期でリフレッシュ動作を行わない
ので、ユーザーの使用可能時間が大幅に制限されてしま
うということがない。
また、第１図の実施例のように、アドレス信号の変化を
検出して内部タイミング信号を形成する方式とした場合
には、ダイナミック型メモリセルに対して外部からはス
タティック型メモリと同様に扱えるので、上記完全自動
リフレッシュ動作と相俟ってユーザーにおいて極めて扱
い易いダイナミック型ＲＡＭとすることが出来る。
検出して内部タイミング信号を形成する方式とした場合
には、ダイナミック型メモリセルに対して外部からはス
タティック型メモリと同様に扱えるので、上記完全自動
リフレッシュ動作と相俟ってユーザーにおいて極めて扱
い易いダイナミック型ＲＡＭとすることが出来る。
さらに、メモリアレイのプリチャージ動作は、一対の相
補データ線２共通相補データ線を単に短絡させることに
より、約Ｖｃｃ／２の中間レベルにするものであるので
、従来のダイナミック型ＲＡＭのように、Ｏボルトから
Ｖｃｃレベルまでチャージアップするものに比べ、その
レベル変化量が小さく、プリチャージＭＯ３ＦＥＴのゲ
ート電圧を通常の論理レベル（Ｖｃｃ）を用いても十分
に非飽和状態でオンさせることが出来るからプリチャー
ジ動作を高速に、しかも低消費電力の下に行うことがで
きる。
補データ線２共通相補データ線を単に短絡させることに
より、約Ｖｃｃ／２の中間レベルにするものであるので
、従来のダイナミック型ＲＡＭのように、Ｏボルトから
Ｖｃｃレベルまでチャージアップするものに比べ、その
レベル変化量が小さく、プリチャージＭＯ３ＦＥＴのゲ
ート電圧を通常の論理レベル（Ｖｃｃ）を用いても十分
に非飽和状態でオンさせることが出来るからプリチャー
ジ動作を高速に、しかも低消費電力の下に行うことがで
きる。
そして、上記のように、プリチャージレベルを約Ｖｃｃ
／２の中間レベルにするものであるので、メモリセルの
読み出し時においても、メモリセルのスイッチＭＯ３Ｆ
ＥＴのゲート電圧（ワード線選択電圧）として通常の論
理レベル（Ｖｃｃ）を用いても十分に非飽和状態でオン
させることが出来るから、従来のダイナミック型ＲＡＭ
のようにブートストラップ電圧を用いることなく、情報
記憶キャパシタの全電荷読み出しが可能となる。
／２の中間レベルにするものであるので、メモリセルの
読み出し時においても、メモリセルのスイッチＭＯ３Ｆ
ＥＴのゲート電圧（ワード線選択電圧）として通常の論
理レベル（Ｖｃｃ）を用いても十分に非飽和状態でオン
させることが出来るから、従来のダイナミック型ＲＡＭ
のようにブートストラップ電圧を用いることなく、情報
記憶キャパシタの全電荷読み出しが可能となる。
また、読み出し基準電圧は、メモリセルが選択されない
一方のデータ船泉のプリチャージＬ・ヘルを利用してい
るので、従来のダイナミック型ＲＡＭのように読み出し
基準電圧を形成するダミーセルが不要になる。
一方のデータ船泉のプリチャージＬ・ヘルを利用してい
るので、従来のダイナミック型ＲＡＭのように読み出し
基準電圧を形成するダミーセルが不要になる。
この発明は、前記実施例に限定されない。
上記タイマー回路ＴＭ又は外部端子ＲＥ Ｓ Ｈからの
起動信号により、一連のりフレッシュ動作（リフレソシ
ュアドレスカうンクの１回り）を行うようにするもので
あってもよい。この場合、発振回路を新に設けて、上記
カウンタの１回りの動作４行わせるパルスを供給するも
のとすればよい。
起動信号により、一連のりフレッシュ動作（リフレソシ
ュアドレスカうンクの１回り）を行うようにするもので
あってもよい。この場合、発振回路を新に設けて、上記
カウンタの１回りの動作４行わせるパルスを供給するも
のとすればよい。
なお、タイマー回路ＴＭの動作を禁止するようにすれば
、外部端子ＲＥＳ）（に供給するリフレ・ノシュ制御信
号により、そのリフレッシュ動作を制御する従来のオー
トリフレッシュ動作をも行わせることができる。
、外部端子ＲＥＳ）（に供給するリフレ・ノシュ制御信
号により、そのリフレッシュ動作を制御する従来のオー
トリフレッシュ動作をも行わせることができる。
また、ダイナミック型ＲＡＭは、アドレスマルチ方式の
もの等種々の実施形態を採ることができるものである。
もの等種々の実施形態を採ることができるものである。
また、メモリアレイは、ダミーセルにより読み出し基準
電圧を形成するものであってもよい。
電圧を形成するものであってもよい。
第１図は、この発明の一実施例を示すのブロック図。
第２図は、その自動リフレッシュ回路の一実施例を示す
回路図。 第３図は、この発明の一実施例を示すメモリ装置のブロ
ック図である。 Ｍ−ＡＲＹ・・メモリアレイ、ＰＣＩ ・・プリチャー
ジ回路、ＳＡ・・センスアンプ、Ｒ−ＡＤＢ・・ロウア
トレスハノフプ、Ｃ−５Ｗ・・カラムスイッチ、Ｃ−Ａ
ＤＢ・・カラムアドレスバッファ、Ｉ”２−ＤＣＲ・・
ロウアドレスデコーダ１Ｃ−ＤＣＲ・・カラムアドレス
デコーダ、ＰＣ２・・プリチャージ回ＩＩ、ＭＡ・・メ
インアンプ、ＲＥＧ、ＣＥ’Ｇ・・エツジトリガ回路、
ＴＧ・・タイミング発生回路、ＲＥＦ・・自動リフレッ
シュ回路、ＤＯＢ・・データ出カバソファ、ＤＩＢ・・
テ−り入カバソファ、ＭＰＸ・・マルチプレクサ、ＴＭ
・・タイマー回路、Ｃ０ＮＴ・・リフレッシュアドレス
カウンタ、Ｂ１・・出カバ・ノファ回路、Ｂ２・・入カ
バソファ回路、Ｇｌ、Ｇ２・・オアゲート回路 各二一 第 １ 図 ｒ −−−−ｍ第 ２ 図 第 ３ 図 ＤＯ−、−リＺ
回路図。 第３図は、この発明の一実施例を示すメモリ装置のブロ
ック図である。 Ｍ−ＡＲＹ・・メモリアレイ、ＰＣＩ ・・プリチャー
ジ回路、ＳＡ・・センスアンプ、Ｒ−ＡＤＢ・・ロウア
トレスハノフプ、Ｃ−５Ｗ・・カラムスイッチ、Ｃ−Ａ
ＤＢ・・カラムアドレスバッファ、Ｉ”２−ＤＣＲ・・
ロウアドレスデコーダ１Ｃ−ＤＣＲ・・カラムアドレス
デコーダ、ＰＣ２・・プリチャージ回ＩＩ、ＭＡ・・メ
インアンプ、ＲＥＧ、ＣＥ’Ｇ・・エツジトリガ回路、
ＴＧ・・タイミング発生回路、ＲＥＦ・・自動リフレッ
シュ回路、ＤＯＢ・・データ出カバソファ、ＤＩＢ・・
テ−り入カバソファ、ＭＰＸ・・マルチプレクサ、ＴＭ
・・タイマー回路、Ｃ０ＮＴ・・リフレッシュアドレス
カウンタ、Ｂ１・・出カバ・ノファ回路、Ｂ２・・入カ
バソファ回路、Ｇｌ、Ｇ２・・オアゲート回路 各二一 第 １ 図 ｒ −−−−ｍ第 ２ 図 第 ３ 図 ＤＯ−、−リＺ
Claims (1)
- 【特許請求の範囲】 ■、リフレッシュ起動信号を形成して、その起動信号を
内蔵のりフレッシュ制御回路及び外部端子に伝えるタイ
マー回路と、上記内蔵のタイマー回路から供給される起
動信号又は外部端子から供給される起動信号によって歩
進される内部で形成したアドレス信号に従いダイナミッ
ク型メモリセルのセルフリフレッシュ動作を行う自動リ
フレッシュ制御回路とを含むことを特徴とするダイナミ
ック型ＲＡＭ。 ２、上記外部端子から送出される起動信号は、一本のワ
ード線に対するリフレッシュ動作期間だけ出力されるも
のであることを特徴とする特許請求の範囲第１項記載の
ダイナミック型ＲＡＭ。 ３、上記外部端子は、複数のダイナミック型ＲＡＭ間で
共通接続されるものであることを特徴とする特許請求の
範囲第１又は第２項記載のダイナミック型ＲＡＭ。 ４、上記タイマー回路は、内部アドレス信号を形成する
カウンタ回路の１回りがリフレッシュ動作周期に一致す
るような時間信号を形成するものであることを特徴とす
る特許請求の範囲第１、第２又は第３項記載のグイナミ
ソク型ＲＡＭ０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226288A JPS59117780A (ja) | 1982-12-24 | 1982-12-24 | ダイナミツク型ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226288A JPS59117780A (ja) | 1982-12-24 | 1982-12-24 | ダイナミツク型ｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59117780A true JPS59117780A (ja) | 1984-07-07 |
Family
ID=16842861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57226288A Pending JPS59117780A (ja) | 1982-12-24 | 1982-12-24 | ダイナミツク型ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117780A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62209794A (ja) * | 1986-03-10 | 1987-09-14 | Sharp Corp | メモリリフレツシユ装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5461845A (en) * | 1977-10-27 | 1979-05-18 | Toshiba Corp | Refresh control system |
-
1982
- 1982-12-24 JP JP57226288A patent/JPS59117780A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5461845A (en) * | 1977-10-27 | 1979-05-18 | Toshiba Corp | Refresh control system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62209794A (ja) * | 1986-03-10 | 1987-09-14 | Sharp Corp | メモリリフレツシユ装置 |
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