JPS62209794A - メモリリフレツシユ装置 - Google Patents
メモリリフレツシユ装置Info
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- JPS62209794A JPS62209794A JP61052919A JP5291986A JPS62209794A JP S62209794 A JPS62209794 A JP S62209794A JP 61052919 A JP61052919 A JP 61052919A JP 5291986 A JP5291986 A JP 5291986A JP S62209794 A JPS62209794 A JP S62209794A
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- JP
- Japan
- Prior art keywords
- refresh
- memory
- signal
- control circuit
- timer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、リフレッシュメモリをリフレッシュするメモ
リリフレッシュ装置に関する。
リリフレッシュ装置に関する。
背景技術
従来から、ダイナミックランダムアクセスメモリをリフ
レッシュするいわゆるソフトリフレッシュの方式として
は、マイクロコンピュータなどの処理回路がタイマから
のリフレッシュ要求に対して必要な回数だけノンオペレ
ーション （すなわち不動作）などの命令を実行し、こ
れを行なう方式がある。この方式ではノンオペレーショ
ンなどの命令を格納するランダムアクセスメモリあるい
はリードオンリメモリのストア領域が必要であるという
問題がある。また処理回路の動作処理サイクルに合せて
ノンオペレーションなどの命令が実行されるので、ダイ
ナミックランダムアクセスメモリのチップに最適な高速
度のリフレッシュを行なうことができない。
レッシュするいわゆるソフトリフレッシュの方式として
は、マイクロコンピュータなどの処理回路がタイマから
のリフレッシュ要求に対して必要な回数だけノンオペレ
ーション （すなわち不動作）などの命令を実行し、こ
れを行なう方式がある。この方式ではノンオペレーショ
ンなどの命令を格納するランダムアクセスメモリあるい
はリードオンリメモリのストア領域が必要であるという
問題がある。また処理回路の動作処理サイクルに合せて
ノンオペレーションなどの命令が実行されるので、ダイ
ナミックランダムアクセスメモリのチップに最適な高速
度のリフレッシュを行なうことができない。
一方、いわゆるハードリフレッシュ方式としてダイナミ
ックメモリアクセスコントローラ （略称ＤＭＡＣ）チ
ップを利用した方式もまた、従来から知られている。こ
れは、前記コントローラの１チヤネルを使用し、入出力
装置とリフレッシュすべきメモリとの開のいわばグミ−
転送を行なうものである。この先行技術の問題は、ダイ
ナミックメモリアクセスコントローラにおいてリフレッ
シュのために１チャネル余分に必要とすることであり、
しかもこのダイナミックメモリアクセスコントローラの
サイクルに制限されて高速度のリフレッシュ動作を行な
うことができない。
ックメモリアクセスコントローラ （略称ＤＭＡＣ）チ
ップを利用した方式もまた、従来から知られている。こ
れは、前記コントローラの１チヤネルを使用し、入出力
装置とリフレッシュすべきメモリとの開のいわばグミ−
転送を行なうものである。この先行技術の問題は、ダイ
ナミックメモリアクセスコントローラにおいてリフレッ
シュのために１チャネル余分に必要とすることであり、
しかもこのダイナミックメモリアクセスコントローラの
サイクルに制限されて高速度のリフレッシュ動作を行な
うことができない。
さらに他の先行技術では、いわゆるランダムロジックに
よってリフレッシュ制御を行なっている。
よってリフレッシュ制御を行なっている。
この先行技術では回路の量が多く構成が複雑になるとい
う問題がある。
う問題がある。
発明が解決すべき問題点
本発明の目的は、構成が小形化され、リフレッシュメモ
リに最適な高速度のリフレッシュを行なうことがで外る
ようにしたメモリリフレッシュ装置を提供することであ
る。
リに最適な高速度のリフレッシュを行なうことがで外る
ようにしたメモリリフレッシュ装置を提供することであ
る。
問題点を解決するための手段
本発明は、リフレッシュメモリの書込みおよび読出し動
作を処理回路によって行ない、処理回路からの出力に応
答して予め定めた時間後にリフレッシュ動作を行なうべ
きことを表すリフレッシュ要′ＦＣ信号を導出するタイ
マと、リフレッシュ要求信号に応答してリフレッシュメ
モリのリフレッシュ動作を打なう制御回路と、リフレッ
シュメモリの制御回路によるリフレッシュ動作されるべ
き順次的なアドレス指定を行なうアドレスカウンタとを
含むことを特徴とするメモリリフレッシュ装置である。
作を処理回路によって行ない、処理回路からの出力に応
答して予め定めた時間後にリフレッシュ動作を行なうべ
きことを表すリフレッシュ要′ＦＣ信号を導出するタイ
マと、リフレッシュ要求信号に応答してリフレッシュメ
モリのリフレッシュ動作を打なう制御回路と、リフレッ
シュメモリの制御回路によるリフレッシュ動作されるべ
き順次的なアドレス指定を行なうアドレスカウンタとを
含むことを特徴とするメモリリフレッシュ装置である。
作 用
本発明に従えば、リフレッシュメモリにストアされてい
る内容は、処理回路によって書込みおよび読出し動作が
行なわれる。処理回路は、タイマを能動化し、これによ
ってタイマが予め定めた時間後にリフレッシュ要求信号
を導出する。これによって制御回路は、リフレッシュメ
モリのアドレスカウンタによって順次的にアドレス指定
された領域のリフレッシュ動作を行なう。制御回路は、
処理回路とは別個のクロック信号に基づき、リフレッシ
ュ動作を行なうことができるので、リフレッシュメモリ
に最適な高速度のリフレッシュを行なうことが可能とな
る。またこのような構成は、単一の集積回路になどによ
って実現され、構成が簡略化される。
る内容は、処理回路によって書込みおよび読出し動作が
行なわれる。処理回路は、タイマを能動化し、これによ
ってタイマが予め定めた時間後にリフレッシュ要求信号
を導出する。これによって制御回路は、リフレッシュメ
モリのアドレスカウンタによって順次的にアドレス指定
された領域のリフレッシュ動作を行なう。制御回路は、
処理回路とは別個のクロック信号に基づき、リフレッシ
ュ動作を行なうことができるので、リフレッシュメモリ
に最適な高速度のリフレッシュを行なうことが可能とな
る。またこのような構成は、単一の集積回路になどによ
って実現され、構成が簡略化される。
実施例
第１図は本発明の一実施例のブロック図である。
処理回路１は、たとえばマイクロコンピュータなどによ
って実現され、リフレッシュメモリであるダイナミック
ランダムアクセスメモリＭにはアドレス変換回路２から
のアドレス指定信号が与えられ、これによって処理回路
１はライン３を介してメモリＭに書゛込み動作をし、ま
た読出し動作を行なう。メモリＭのリフレッシュ動作を
行なうために、タイマ４と、制御回路５と、２つのアド
レスカウンタ６．７とが備えられる。処理回路１には、
たとえばモトローラ社製商品名ＭＣ６８０１０などを使
用することができる。この処理回路１は、データおよび
アドレスバス端子ＤＡＴＡ、ＡＤＤＲＥＳＳ、ｍり込み
入力端子ＩＮＴ、バスリクエスト入力端子ＢＲ、バス使
用権確認信号出力端子ＢＧ、バス使用中を示す確認信号
入力端子ＢＧＡＣＫ、バス使用終了を示す確認信号出力
端子ＡＳ。
って実現され、リフレッシュメモリであるダイナミック
ランダムアクセスメモリＭにはアドレス変換回路２から
のアドレス指定信号が与えられ、これによって処理回路
１はライン３を介してメモリＭに書゛込み動作をし、ま
た読出し動作を行なう。メモリＭのリフレッシュ動作を
行なうために、タイマ４と、制御回路５と、２つのアド
レスカウンタ６．７とが備えられる。処理回路１には、
たとえばモトローラ社製商品名ＭＣ６８０１０などを使
用することができる。この処理回路１は、データおよび
アドレスバス端子ＤＡＴＡ、ＡＤＤＲＥＳＳ、ｍり込み
入力端子ＩＮＴ、バスリクエスト入力端子ＢＲ、バス使
用権確認信号出力端子ＢＧ、バス使用中を示す確認信号
入力端子ＢＧＡＣＫ、バス使用終了を示す確認信号出力
端子ＡＳ。
およびリセット入力端子ＲＥＳＥＴなどを備えている。
出力端子ＡＳからは出力端子ＢＧからローレベルの信号
を導出した後、現在使用しているユニットのバスの使用
が終了するとハイレベルとなる。
を導出した後、現在使用しているユニットのバスの使用
が終了するとハイレベルとなる。
タイマ４は、いわゆるプログラマブルタイマであり、こ
のタイマは予め定められた時間たとえば４ ｍ５ｅｃ毎
にリフレッシュ要求信号をライン８に導出する。処理回
路１によってプログラム動作に基づき、タイマ４の出力
周期、たとえば４ ｍ５ｅｃが設定されると、このタイ
マ４はカウント動作をし始める。設定された時間４ｍ５
ｅｃを計数すると、ライン８にローレベルでアクティブ
であるリフレッシュ要求信号を導出する。このリフレッ
シュ要求信号によって、メモリＭのアドレスカウンタ６
．７によって順次的にアドレス指定されるアドレススト
ア領域のリフレッシュが、制御回路５によって行なわれ
る。このようなメモリＭの制御回路５およびアドレスカ
ウンタ６．７の協働によるり７レッシュ動作は、たとえ
ば７０ ＩＩ ｓｅｃだけ必要である。
のタイマは予め定められた時間たとえば４ ｍ５ｅｃ毎
にリフレッシュ要求信号をライン８に導出する。処理回
路１によってプログラム動作に基づき、タイマ４の出力
周期、たとえば４ ｍ５ｅｃが設定されると、このタイ
マ４はカウント動作をし始める。設定された時間４ｍ５
ｅｃを計数すると、ライン８にローレベルでアクティブ
であるリフレッシュ要求信号を導出する。このリフレッ
シュ要求信号によって、メモリＭのアドレスカウンタ６
．７によって順次的にアドレス指定されるアドレススト
ア領域のリフレッシュが、制御回路５によって行なわれ
る。このようなメモリＭの制御回路５およびアドレスカ
ウンタ６．７の協働によるり７レッシュ動作は、たとえ
ば７０ ＩＩ ｓｅｃだけ必要である。
このようなメモリＭのリフレッシュ動作が終了すると、
制御回路５の出力端子ＢＧＡＣＫから、そのことを表す
４３号が導出される。これによって処理回路１はタイマ
４を再びプログラム動作に基づいて出力周期４０ ｍ５
ｅｃを再設定し、引続き処理回路１の演算処理動作を行
なう。処理回路１は制御回路５による前述のたとえば７
０μｓｅｃに亘るリフレッシュ動作１０には、演算処理
動作を停止しており、残余の時間 （すなわち４０ ｍ
５ｅｃ ７０μｓｅＱの間）は、演算処理動作を行な
うことができる。
制御回路５の出力端子ＢＧＡＣＫから、そのことを表す
４３号が導出される。これによって処理回路１はタイマ
４を再びプログラム動作に基づいて出力周期４０ ｍ５
ｅｃを再設定し、引続き処理回路１の演算処理動作を行
なう。処理回路１は制御回路５による前述のたとえば７
０μｓｅｃに亘るリフレッシュ動作１０には、演算処理
動作を停止しており、残余の時間 （すなわち４０ ｍ
５ｅｃ ７０μｓｅＱの間）は、演算処理動作を行な
うことができる。
処理回路１がメモリＭの書込みおよび読出し動作を行な
うときには、ライン１２にメモリＭのためのアクセス信
号を導出し、ＮＡＮＤゲート１１を介してメモリＭの入
力端子ＲＡＳに与える。
うときには、ライン１２にメモリＭのためのアクセス信
号を導出し、ＮＡＮＤゲート１１を介してメモリＭの入
力端子ＲＡＳに与える。
制御回路５は、たとえば米国モ７リックメモリーズイン
コーボレーテッド社製商品名１６Ｒ４などとして知られ
ているプログラマブルアレイロシ゛ツク回路（略称ＰＡ
Ｌ）であって、４つの７リツプフロツプＱ４〜Ｑ１を内
蔵している。この制御回路５は、ライン】Ｏを介してク
ロック信ちを、入力端子ＣＬＫに受信することによって
、同期的にメモリＭのリフレッシュ制御を行なうシーケ
ンスに従って、リフレッシュタイミング信号を生成し出
力する。この制御回路５は、タイマ４からライン８を介
するリフレッシュ要求ｍ号が入力される入力端子ＴＩＭ
ＥＲ、バスリクエスト信号を導出する出力端子ＢＲ、バ
ス使用中を示す確認信号を導出する出力端子Ｂ Ｇ Ａ
ＣＫ、バス使用終了を示す確認信号を受信する入力端
子ＡＳおよびリセット信号を入力する端子ＲＥ Ｓ Ｅ
： Ｔなどを侃ｊえる。さらにまた制御回路５には、す
７レソシユ開始信号を導出する出力する端子ＲＥ ＩＦ
Ａ Ｓが設けられている。この出力端子ＲＥ Ｉ’
Ａ Ｓからのリフレッシュ１ｍ始信号は、メモリＭのた
めのアドレスカウンタ６．７の入力端子ＣＫへのクロッ
ク信号として、およびＮＡＮＤデート１１を介してメモ
リＭのストロ−ブイｇ号入力端子ＲＡＳ−＼のストａ−
ブイ３号として導出される。
コーボレーテッド社製商品名１６Ｒ４などとして知られ
ているプログラマブルアレイロシ゛ツク回路（略称ＰＡ
Ｌ）であって、４つの７リツプフロツプＱ４〜Ｑ１を内
蔵している。この制御回路５は、ライン】Ｏを介してク
ロック信ちを、入力端子ＣＬＫに受信することによって
、同期的にメモリＭのリフレッシュ制御を行なうシーケ
ンスに従って、リフレッシュタイミング信号を生成し出
力する。この制御回路５は、タイマ４からライン８を介
するリフレッシュ要求ｍ号が入力される入力端子ＴＩＭ
ＥＲ、バスリクエスト信号を導出する出力端子ＢＲ、バ
ス使用中を示す確認信号を導出する出力端子Ｂ Ｇ Ａ
ＣＫ、バス使用終了を示す確認信号を受信する入力端
子ＡＳおよびリセット信号を入力する端子ＲＥ Ｓ Ｅ
： Ｔなどを侃ｊえる。さらにまた制御回路５には、す
７レソシユ開始信号を導出する出力する端子ＲＥ ＩＦ
Ａ Ｓが設けられている。この出力端子ＲＥ Ｉ’
Ａ Ｓからのリフレッシュ１ｍ始信号は、メモリＭのた
めのアドレスカウンタ６．７の入力端子ＣＫへのクロッ
ク信号として、およびＮＡＮＤデート１１を介してメモ
リＭのストロ−ブイｇ号入力端子ＲＡＳ−＼のストａ−
ブイ３号として導出される。
メモリＭは上述のように、アドレスカウンタ６゜７から
のアドレスデータが入力端子ＡＤＲＯ−ＡＤＲ７ヘーり
えられてストア領域がアドレス指定され、順次的なリフ
レッシュ動作が行なわれる。制御回路５は、アドレスカ
ウンタ６．７の出力端子ＲＣから導出される桁上げ信号
を入力端子ＬＷＲＣ，ＵＰＲＣに受信することによって
リフレッシュサイクルを終了する。
のアドレスデータが入力端子ＡＤＲＯ−ＡＤＲ７ヘーり
えられてストア領域がアドレス指定され、順次的なリフ
レッシュ動作が行なわれる。制御回路５は、アドレスカ
ウンタ６．７の出力端子ＲＣから導出される桁上げ信号
を入力端子ＬＷＲＣ，ＵＰＲＣに受信することによって
リフレッシュサイクルを終了する。
第２図は制御回路５によるメモリＭのリフレッシュ制御
動作を説明する状態遷移図であり、第３図は動作を説明
するための波形図である。以下の説明において、入出力
端子とそれに関連する信号とを同一の参照符で示すこと
がある。まず制御回路５に内蔵されている７リツプ７０
ツブＱ４〜Ｑ１は、第３図（１）で示されるリセット信
号ＲＥＳＥＴがローレベルであるとき、そのすべての出
力がハイレベルになるように初期化され、参照符■ＤＬ
Ｅで示されるｒｌ′ｍ状態ＮＲＥＦになる。ライン１０
から与えられるクロック信号ＣＬ Ｋは、第３図（２）
で示されている。各状態への遷移は、クロック信号の立
上りと同期して行なわれる。タイ７４からライン８に導
出されるリフレッシュ要求信号は、制御回路５の入力端
子ＴＩＭＥＲに与えられ、この信号はｆｊＳ３図（３）
で示されているとおりである。リフレッシュ要求信号が
ローレベルになることによって、７リツプ７０ツブＱ
４． Ｑ ３ Ｑ２Ｑ１は、「１１１０」であるバス要
求状態ＢＲＥＱとなる。この状態では、出力信号ＢＲは
第３図（４）で示されるようにローレベルとなり、処理
回路１へのバス使用要求信号を導出する。同時に信号Ｂ
Ｒがローレベルになることによって、アドレスカウンタ
６．７が初期化されてメモリＭの入力端子ＡＤＲＯ〜Ａ
ＤＲ７にはすべて論理「０」のアドレス指定信号が導出
される。このようなアドレス信号は第３図（１１）に示
されており、アドレスカウンタ６．７の出力端子ＱＴ）
−ＱＡの出力波形は第３図（１２）〜第３図（１５）に
それぞれ示されている。
動作を説明する状態遷移図であり、第３図は動作を説明
するための波形図である。以下の説明において、入出力
端子とそれに関連する信号とを同一の参照符で示すこと
がある。まず制御回路５に内蔵されている７リツプ７０
ツブＱ４〜Ｑ１は、第３図（１）で示されるリセット信
号ＲＥＳＥＴがローレベルであるとき、そのすべての出
力がハイレベルになるように初期化され、参照符■ＤＬ
Ｅで示されるｒｌ′ｍ状態ＮＲＥＦになる。ライン１０
から与えられるクロック信号ＣＬ Ｋは、第３図（２）
で示されている。各状態への遷移は、クロック信号の立
上りと同期して行なわれる。タイ７４からライン８に導
出されるリフレッシュ要求信号は、制御回路５の入力端
子ＴＩＭＥＲに与えられ、この信号はｆｊＳ３図（３）
で示されているとおりである。リフレッシュ要求信号が
ローレベルになることによって、７リツプ７０ツブＱ
４． Ｑ ３ Ｑ２Ｑ１は、「１１１０」であるバス要
求状態ＢＲＥＱとなる。この状態では、出力信号ＢＲは
第３図（４）で示されるようにローレベルとなり、処理
回路１へのバス使用要求信号を導出する。同時に信号Ｂ
Ｒがローレベルになることによって、アドレスカウンタ
６．７が初期化されてメモリＭの入力端子ＡＤＲＯ〜Ａ
ＤＲ７にはすべて論理「０」のアドレス指定信号が導出
される。このようなアドレス信号は第３図（１１）に示
されており、アドレスカウンタ６．７の出力端子ＱＴ）
−ＱＡの出力波形は第３図（１２）〜第３図（１５）に
それぞれ示されている。
処理回路１がバス使用権確認信号ＢＧを第３図（５）で
示されるようにローレベルとし、またバス使用終了信号
ＡＳを第３図（６）で示されるようにハイレベルとする
応答動作を行なうと、制御回路５の７リツプ７０ツブＱ
４〜Ｑ１は［１，１００Ｊである受（ｉ状態ＡＣＫとな
る。この受信状態ＡＣＫでは、信号ＢＲをハイレベルに
戻し、バス使坩中を表わす第３図（７）で示される信号
ＢＧＡＣＫをローレベルとする。以下、リフレッシュが
終了するまでバスを占有するため、信号ＢＧＡＣＫはロ
ーレベルのままである。
示されるようにローレベルとし、またバス使用終了信号
ＡＳを第３図（６）で示されるようにハイレベルとする
応答動作を行なうと、制御回路５の７リツプ７０ツブＱ
４〜Ｑ１は［１，１００Ｊである受（ｉ状態ＡＣＫとな
る。この受信状態ＡＣＫでは、信号ＢＲをハイレベルに
戻し、バス使坩中を表わす第３図（７）で示される信号
ＢＧＡＣＫをローレベルとする。以下、リフレッシュが
終了するまでバスを占有するため、信号ＢＧＡＣＫはロ
ーレベルのままである。
受信状態Ａ、ＣＫから状態ＣＲＧＯ，ＲＥＦＯ〜ＲＥＦ
２へと次々と状態が遷移するが、状態ＲＥＦＯ〜ＲＥＦ
２のときには、信号ＲＥＦＡＳは第３図（８）で示され
るようにローレベルとなり、この信号ＲＥＦＡＳはメモ
リＭへのリフレッシュ用のアクセスのための信号ＲＡＳ
となる。状態ＲＥＦ２が状態ＣＲＧＯの状態に遷移する
と、信号ＲＥＦＡＳはハイレベルに戻る。またこの信号
ＲＥＦＡＳの立上りがアドレスカウンタ６．７へのクロ
ックイ３号となり、計数値であるアドレス信号の値が１
だけインクリメントされる。
２へと次々と状態が遷移するが、状態ＲＥＦＯ〜ＲＥＦ
２のときには、信号ＲＥＦＡＳは第３図（８）で示され
るようにローレベルとなり、この信号ＲＥＦＡＳはメモ
リＭへのリフレッシュ用のアクセスのための信号ＲＡＳ
となる。状態ＲＥＦ２が状態ＣＲＧＯの状態に遷移する
と、信号ＲＥＦＡＳはハイレベルに戻る。またこの信号
ＲＥＦＡＳの立上りがアドレスカウンタ６．７へのクロ
ックイ３号となり、計数値であるアドレス信号の値が１
だけインクリメントされる。
状態ＣＲＣ； ２から第３図（９）で示される信号Ｕ］
〕ＲＣおよび第３図（１０）で示されるイボ号Ｌ Ｗ
ＲＣによって状態ＣＲＧ Ｏよたは状態１− ＣＲＧ
Ｏに遷移する。この信号Ｕ Ｐ Ｉ＜ （：およびＪ−
Ｗ ＲＣは、前述のようにアドレスカウンタ６，７から
の桁」二げ４８号であって、アドレスカウンタ６、マの
出力ＱＤ−ＱＡのすべてがハイレベルになるまで、すな
わちメモリＭの入力端子ＡＤＲＯ〜ＡＤ＋”（７のすべ
てが論理「１」になるまで、状態ＣＲＧ Ｏの方に遷移
する。
〕ＲＣおよび第３図（１０）で示されるイボ号Ｌ Ｗ
ＲＣによって状態ＣＲＧ Ｏよたは状態１− ＣＲＧ
Ｏに遷移する。この信号Ｕ Ｐ Ｉ＜ （：およびＪ−
Ｗ ＲＣは、前述のようにアドレスカウンタ６，７から
の桁」二げ４８号であって、アドレスカウンタ６、マの
出力ＱＤ−ＱＡのすべてがハイレベルになるまで、すな
わちメモリＭの入力端子ＡＤＲＯ〜ＡＤ＋”（７のすべ
てが論理「１」になるまで、状態ＣＲＧ Ｏの方に遷移
する。
このようにしてアドレス（ｒＪ号ＡＤＲＯ〜ＡＤＲ７の
すべてが論Ｆｌ！ｒ’ｌＪになるまで、（ｉ号ＲＥＦＡ
Ｓが周期的に出力され、その都度、アドレス信号が１だ
けインクリメン１される。このようにしてメモリＭのス
トア領域が順次的にアドレス指定され、このアドレス指
定されたストア領域がダイナミックランダムアクセスメ
モリＭにおけるＲＡＳ（ローアドレスストローブ）オン
リリフレッシュサイクルでリフレッシュされることにな
る。
すべてが論Ｆｌ！ｒ’ｌＪになるまで、（ｉ号ＲＥＦＡ
Ｓが周期的に出力され、その都度、アドレス信号が１だ
けインクリメン１される。このようにしてメモリＭのス
トア領域が順次的にアドレス指定され、このアドレス指
定されたストア領域がダイナミックランダムアクセスメ
モリＭにおけるＲＡＳ（ローアドレスストローブ）オン
リリフレッシュサイクルでリフレッシュされることにな
る。
アドレス信号Ａ Ｉ） ＲＯ〜Δ１）Ｒ７のすべてが論
理「１」になると、信号ＵＰＲＣおよび４３号ＬＷｒ（
Ｃはハイレベルとなり、制御回路５の７リツプ７０ツブ
Ｑ４〜Ｑ１は状態Ｌ ＣＲＧ Ｏに遷移し、以後最後の
１回のリフレッシュである状態ＬＣＲＧ２までリフレッ
シュが行なわれる。
理「１」になると、信号ＵＰＲＣおよび４３号ＬＷｒ（
Ｃはハイレベルとなり、制御回路５の７リツプ７０ツブ
Ｑ４〜Ｑ１は状態Ｌ ＣＲＧ Ｏに遷移し、以後最後の
１回のリフレッシュである状態ＬＣＲＧ２までリフレッ
シュが行なわれる。
メモリＭでは２５６ＫＸ１ビツトのリフレッシュを行な
っており、アドレス信号ＡＤＲＯ〜ＡＤＲ７は１６進数
のＯ〜２５６が生成されている。リフレッシュが終了す
ると、状態ＣＥＮＤとなり、４８ 号Ｂ Ｇ Ａ ＣＫ
はハイレベルとし、バス占有権を放棄する。状態ＣＥＮ
Ｄ以降では信号ＴＩＭＥＲがハイレベルであれば参照符
ＩＤＬＥで示す待機状態に移り、タイマ４からの次のリ
フレッシュ要求信号すなわち信号ＴＩＭＥＲがローレベ
ルであることの状態を待つことになる。
っており、アドレス信号ＡＤＲＯ〜ＡＤＲ７は１６進数
のＯ〜２５６が生成されている。リフレッシュが終了す
ると、状態ＣＥＮＤとなり、４８ 号Ｂ Ｇ Ａ ＣＫ
はハイレベルとし、バス占有権を放棄する。状態ＣＥＮ
Ｄ以降では信号ＴＩＭＥＲがハイレベルであれば参照符
ＩＤＬＥで示す待機状態に移り、タイマ４からの次のリ
フレッシュ要求信号すなわち信号ＴＩＭＥＲがローレベ
ルであることの状態を待つことになる。
メモリは１２０ ｎ５ｅｃのアクセスタイムおよび２３
０ ｎ５ｅｃのサイクルタイムのものを想定しており、
このとき制御回路５にクロック信号ＣＬ Ｋが２５Ｍ
ＨＺのものを供給すると、アクセス信号ＲＡＳがローレ
ベルであるのは１２０ ｎ５ｅｃであり、サイクルタイ
ム２４． Ｏｎ５ｅｃであってメモリＭにほぼ最適のＲ
ＡＳオンリリフレッシュを行なうことができる。ダイナ
ミックランダムアクセスメモリＭのアクセスタイムおよ
びサイクルタイムが、」二連とでは違う構成であるとき
には、クロック信号ＣＬＫの周波数を変更し、あるいは
また第２図に示す状態遷移図を少し変更するだけですむ
。本発明は、２５６にビットのダイナミックランダムア
クセスメモリに関連して実施されるだけでなく、６４に
ピッＦあるいは１Ｍビットなどのダイナミックランダム
アクセスメモリに関連してもまた、アドレスカウンタ６
の計数許容値を変更するだけで、制御回路５を変更する
ことなしに、実施することができる。
０ ｎ５ｅｃのサイクルタイムのものを想定しており、
このとき制御回路５にクロック信号ＣＬ Ｋが２５Ｍ
ＨＺのものを供給すると、アクセス信号ＲＡＳがローレ
ベルであるのは１２０ ｎ５ｅｃであり、サイクルタイ
ム２４． Ｏｎ５ｅｃであってメモリＭにほぼ最適のＲ
ＡＳオンリリフレッシュを行なうことができる。ダイナ
ミックランダムアクセスメモリＭのアクセスタイムおよ
びサイクルタイムが、」二連とでは違う構成であるとき
には、クロック信号ＣＬＫの周波数を変更し、あるいは
また第２図に示す状態遷移図を少し変更するだけですむ
。本発明は、２５６にビットのダイナミックランダムア
クセスメモリに関連して実施されるだけでなく、６４に
ピッＦあるいは１Ｍビットなどのダイナミックランダム
アクセスメモリに関連してもまた、アドレスカウンタ６
の計数許容値を変更するだけで、制御回路５を変更する
ことなしに、実施することができる。
効 果
以上のように本発明によれば、構成が簡略化され、しか
もリフレッシュメモリに最適な高速のリフレッシュを行
なうことが可能となる。
もリフレッシュメモリに最適な高速のリフレッシュを行
なうことが可能となる。
第１図は本発明の一実施例のブロック図、第２図はリフ
レッシュ制御動作を示す状態遷移図、第３図は動作を説
明するための波形図である。
レッシュ制御動作を示す状態遷移図、第３図は動作を説
明するための波形図である。
Claims (1)
- 【特許請求の範囲】 リフレッシュメモリの書込みおよび読出し動作を処理回
路によって行ない、 処理回路からの出力に応答して予め定めた時間後にリフ
レッシュ動作を行なうべきことを表すリフレッシュ要求
信号を導出するタイマと、 リフレッシュ要求信号に応答してリフレッシュメモリの
リフレッシュ動作を行なう制御回路と、リフレッシュメ
モリの制御回路によるリフレッシュ動作されるべき順次
的なアドレス指定を行なうアドレスカウンタとを含むこ
とを特徴とするメモリリフレッシュ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61052919A JPS62209794A (ja) | 1986-03-10 | 1986-03-10 | メモリリフレツシユ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61052919A JPS62209794A (ja) | 1986-03-10 | 1986-03-10 | メモリリフレツシユ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62209794A true JPS62209794A (ja) | 1987-09-14 |
Family
ID=12928237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61052919A Pending JPS62209794A (ja) | 1986-03-10 | 1986-03-10 | メモリリフレツシユ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62209794A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03183094A (ja) * | 1989-12-11 | 1991-08-09 | Sharp Corp | Ｄｒａｍのリフレッシュ回路 |
| JP2006330806A (ja) * | 2005-05-23 | 2006-12-07 | Sanyo Electric Co Ltd | メモリ制御回路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5873096A (ja) * | 1981-10-27 | 1983-05-02 | Nec Corp | 半導体メモリ |
| JPS58215789A (ja) * | 1982-06-07 | 1983-12-15 | Hitachi Ltd | ダイナミツクｒａｍのリフレツシユ回路 |
| JPS59117780A (ja) * | 1982-12-24 | 1984-07-07 | Hitachi Micro Comput Eng Ltd | ダイナミツク型ｒａｍ |
| JPS60263395A (ja) * | 1984-06-11 | 1985-12-26 | Nec Corp | マイクロ・プロセツサ |
-
1986
- 1986-03-10 JP JP61052919A patent/JPS62209794A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5873096A (ja) * | 1981-10-27 | 1983-05-02 | Nec Corp | 半導体メモリ |
| JPS58215789A (ja) * | 1982-06-07 | 1983-12-15 | Hitachi Ltd | ダイナミツクｒａｍのリフレツシユ回路 |
| JPS59117780A (ja) * | 1982-12-24 | 1984-07-07 | Hitachi Micro Comput Eng Ltd | ダイナミツク型ｒａｍ |
| JPS60263395A (ja) * | 1984-06-11 | 1985-12-26 | Nec Corp | マイクロ・プロセツサ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03183094A (ja) * | 1989-12-11 | 1991-08-09 | Sharp Corp | Ｄｒａｍのリフレッシュ回路 |
| JP2006330806A (ja) * | 2005-05-23 | 2006-12-07 | Sanyo Electric Co Ltd | メモリ制御回路 |
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