JPS59119862A - 半導体装置 - Google Patents

半導体装置

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JPS59119862A
JPS59119862A JP57228937A JP22893782A JPS59119862A JP S59119862 A JPS59119862 A JP S59119862A JP 57228937 A JP57228937 A JP 57228937A JP 22893782 A JP22893782 A JP 22893782A JP S59119862 A JPS59119862 A JP S59119862A
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JP
Japan
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film
semiconductor element
aluminum
semiconductor device
wafer
Prior art date
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Pending
Application number
JP57228937A
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English (en)
Inventor
Hidenori Hayashi
秀紀 林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
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Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
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Publication of JPS59119862A publication Critical patent/JPS59119862A/ja
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 λ、技術分野 この発明は半導体装置に係り、特にα線によるソフトエ
ラー防止を図った半導体装置に関する。
１）、従来技術及びその欠点 ＬＳＩ、ＶＬＳＩ　の高密度メモリー等では、封止用の
パッケージから出てくるα線によってソフトエラーを生
ずるということが知られている。
このα線による悪影響を防止するために、ワイヤポンデ
ィング後、素子表面にポリイミド系、樹脂切を塗布する
という手段が提案実施されている。
しかし、この手段は半導体装置の組立途中で行われるた
め、生産効率が低いという製造上の欠点がある。
さらに、ワイヤボンディング後の樹脂塗布は温度サイク
ルによって半導体素子の電極とリード端子を接続する金
線等のワイヤにストレスを与えるので、信頼性低下の原
因になるという品質上の欠点をも有している。
Ｃ０発明の目的 この発明は生産性及び信頼性が従来装置より高く、しか
もα線によるソフトエラーを有効に防止し得る半導体装
置を提供することを目的としている。
ｄ６発明の特徴 この発明は半導体素子表面を金属薄膜で覆うことにより
、α線を遮断することを特徴としている。
ｅ、実施例の説明 第１図はこの発明に係る半導体装置の構造を略示した断
面図である。この半導体装置に含まれる半導体素子１０
は特にＮチャンネル・シリコン・ゲートＭＯ５構造のも
のを示しているが、熱論、この発明がこれに限られるも
のではない。
以下、その構造を説明すると、１１はセラミック基板２
０上に固着されたＰ形シリコン基板、１２は拡散層、１
３はＰ形シリコン基板１」の上に形成されるシリコン酸
化膜、１４は多結晶シリコンよりなるゲーｈａ、］５は
配線導体であるアルミニウム配線、１６は前記アルミニ
ウム配線の上に形成されるシリコン酸化膜または窒化膜
である。また、前記アルミニウム配線１５の周辺に形成
される電極１７とセラミック基板２０に取り付けられる
リード端子２１とは金線３０によって接続されている。
一方、４０は前述の如く形成される半導体素子１０の上
に被着される金属薄膜としての例えはアルミニウム層で
ある。このアルミニウム層４０はウェハプロセスにおい
て形成されるものである。すなわち、通常のウェハプロ
セスにおいて備えられている蒸着工程において、前記シ
リコン酸化膜１６の形成されたウェハに、アルミニウム
が蒸着される。
しかる後に、前記蒸着されたウェハはホト・エツチング
工程で電極１７が露出するようにホトエツチングされる
。
第２図は第１図に示したように、表面にアルミニウム・
層４０が形成されている半導体素子１０を平面視した説
明図である。図示したアルミニウム層４０は電極１７の
うちの１個の電極１７′に接続している。
この場合において電極１７′はアース電位としてもよい
し、また適当な電位にあるいは浮いた電位にしてもよい
。
尚、実施例ではアルミニウム層４０は露出された状態（
熱論、封止されてはいる）にあるが、この発明はこれに
限られるものでなく、さらにこの上にシリコン酸化膜等
の保護膜が形成されるものであってもよい。
また、アルミニウム層４０はα線を遮断するために設け
られるものであるから、他の金属よりなる薄膜であって
もよい。
さらに実施例では、アルミニウム層４０は電極１７′と
接続しているとして説明したが、これらの間は電気的に
分離されているものであってもよい。
ｆ９発明の効果 この発明に係る半導体装置は、半導体素子の表面を金属
薄膜で覆うものであるから、α線によるンフトエラー防
止に優れた効果を有する。
しかも、前記金属薄膜はウェハ状態において被着される
ものであるから、半導体素子に個別に樹脂を塗布して製
造される従来装置に比較し、この発明に係る半導体装置
はたいへん生産性かよいものである。
さらに、この発明によれは電極とリード端子間に配線さ
れるワイヤにストレスを与えることがないから、ワイヤ
断線等の故障が少い。従って、この発明によれば従来装
置よりも信頼性の高い半導体装置を得ることかできる。
【図面の簡単な説明】
第１図はこの発明に係る半導体装置の構造を略示した断
面図、第２図は表面にアルミニウム層が形成されている
半導体素子を平面視した説明図である。 １０・・・半導体素子、２０・・・セラミック基板、３
０・・・金線、４０・・・アルミニウム層。 特許出願人　ローム株式会社 代理人弁理士大西孝治 ２６６

Claims (1)

    【特許請求の範囲】
  1. 半導体素子表面を金属簿膜で覆ったことを特徴とする半
    導体装置。
JP57228937A 1982-12-27 1982-12-27 半導体装置 Pending JPS59119862A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP57228937A JPS59119862A (ja) 1982-12-27 1982-12-27 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP57228937A JPS59119862A (ja) 1982-12-27 1982-12-27 半導体装置

Publications (1)

Publication Number Publication Date
JPS59119862A true JPS59119862A (ja) 1984-07-11

Family

ID=16884188

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57228937A Pending JPS59119862A (ja) 1982-12-27 1982-12-27 半導体装置

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Country Link
JP (1) JPS59119862A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5700715A (en) * 1994-06-14 1997-12-23 Lsi Logic Corporation Process for mounting a semiconductor device to a circuit substrate
US5840599A (en) * 1989-06-30 1998-11-24 Texas Instruments Incorporated Process of packaging an integrated circuit with a conductive material between a lead frame and the face of the circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5840599A (en) * 1989-06-30 1998-11-24 Texas Instruments Incorporated Process of packaging an integrated circuit with a conductive material between a lead frame and the face of the circuit
US5700715A (en) * 1994-06-14 1997-12-23 Lsi Logic Corporation Process for mounting a semiconductor device to a circuit substrate

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