JPS5911996B2 - ゲ−ト回路 - Google Patents
ゲ−ト回路Info
- Publication number
- JPS5911996B2 JPS5911996B2 JP57045780A JP4578082A JPS5911996B2 JP S5911996 B2 JPS5911996 B2 JP S5911996B2 JP 57045780 A JP57045780 A JP 57045780A JP 4578082 A JP4578082 A JP 4578082A JP S5911996 B2 JPS5911996 B2 JP S5911996B2
- Authority
- JP
- Japan
- Prior art keywords
- field effect
- type
- circuit
- complementary
- pair
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000005669 field effect Effects 0.000 claims description 29
- 230000000295 complement effect Effects 0.000 claims description 19
- 239000003990 capacitor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
- G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
- G11C19/184—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
- Shift Register Type Memory (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
この発明は相補型絶縁ゲート電界効果トランジスタ（以
下ＦＥＴという。
下ＦＥＴという。
）によるゲート回路に関するものである。ヂジタル装置
の分野では、クロックパルスが加えられた瞬間の信号を
次のクロックパルスが加えられるまでの期間、一時的に
記憶しておく装置が５ 要望される。
の分野では、クロックパルスが加えられた瞬間の信号を
次のクロックパルスが加えられるまでの期間、一時的に
記憶しておく装置が５ 要望される。
この種の装置の基本的なものは一般にＤ型フリップフロ
ップと呼ばれている。かかる装置はデジタル装置の多く
の部分、例えばシフトレジスタ、カウンタ等の基本構成
となるものであり、他の基本装置と組合せて種々の複雑
な機能を１０有する装置を構成することができる。ＭＯ
ＳＦＥＴに代表される絶縁ゲートＦＥＴによるこの種の
装置は、この素子特有の一時保持機能を巧みに利用して
集積回路内で幅広く利用され、種々の回路が考案されて
いる。１５絶縁ゲートＦＥＴを用いたこの種の従来の回
路を大別すると、単一の導電型の電界効果トランジスタ
を利用するものと、相補的な二つの導電型の電界効果ト
ランジスタを利用するものに分類できる。
ップと呼ばれている。かかる装置はデジタル装置の多く
の部分、例えばシフトレジスタ、カウンタ等の基本構成
となるものであり、他の基本装置と組合せて種々の複雑
な機能を１０有する装置を構成することができる。ＭＯ
ＳＦＥＴに代表される絶縁ゲートＦＥＴによるこの種の
装置は、この素子特有の一時保持機能を巧みに利用して
集積回路内で幅広く利用され、種々の回路が考案されて
いる。１５絶縁ゲートＦＥＴを用いたこの種の従来の回
路を大別すると、単一の導電型の電界効果トランジスタ
を利用するものと、相補的な二つの導電型の電界効果ト
ランジスタを利用するものに分類できる。
後者は前者に比して動作電圧範囲の広さ、消２０費電力
の小さい点において大きな利点を有している。しかし、
その反面二つの導電型を利用するため、従来は制御用と
して正相、逆相の二種類のクロックパルスを必要とする
欠点があつた。ここで、相補型絶縁ゲート電界効果トラ
ンジス２５夕による従来のゲート回路を第５図を用いて
説明すると、従来のこの種回路はＰ型電界効果トランジ
スタ７１とＮ型電界効果トランジスタＴ２とで相補電界
効果トランジスタ対７００を構成しており、Ｐ型電界効
果トランジスタ７１のソースが接３０地されており、ド
レインは接続点ＴＴに於いてＮ型電界効果トランジスタ
Ｔ２のドレインと接続されており、Ｎ型電界効果トラン
ジスタＴ２のソースは電源−ＶＤＤに接続されている、
電界効果トランジスタＴｉ、Ｔ２の各ゲートは互いに接
続さ３５れて信号入力部Ｔ５を形成している。
の小さい点において大きな利点を有している。しかし、
その反面二つの導電型を利用するため、従来は制御用と
して正相、逆相の二種類のクロックパルスを必要とする
欠点があつた。ここで、相補型絶縁ゲート電界効果トラ
ンジス２５夕による従来のゲート回路を第５図を用いて
説明すると、従来のこの種回路はＰ型電界効果トランジ
スタ７１とＮ型電界効果トランジスタＴ２とで相補電界
効果トランジスタ対７００を構成しており、Ｐ型電界効
果トランジスタ７１のソースが接３０地されており、ド
レインは接続点ＴＴに於いてＮ型電界効果トランジスタ
Ｔ２のドレインと接続されており、Ｎ型電界効果トラン
ジスタＴ２のソースは電源−ＶＤＤに接続されている、
電界効果トランジスタＴｉ、Ｔ２の各ゲートは互いに接
続さ３５れて信号入力部Ｔ５を形成している。
接続点ＴＴにはＰ型電界効果トランジスタＴ４とＮ型電
界効果トランジスタＴ３の並列接続の一端が接続されて
おり、並列直接の他端は信号出力部７６を形成している
。Ｐ型電界効果トランジスタ７４のゲートとＮ型電界効
果トランジスタ７３のゲートには互いに逆相の２つのク
ロツクパルスが加えられており、周期的に入力信号の状
態とは反対の信号を信号出力部に伝達している。
界効果トランジスタＴ３の並列接続の一端が接続されて
おり、並列直接の他端は信号出力部７６を形成している
。Ｐ型電界効果トランジスタ７４のゲートとＮ型電界効
果トランジスタ７３のゲートには互いに逆相の２つのク
ロツクパルスが加えられており、周期的に入力信号の状
態とは反対の信号を信号出力部に伝達している。
このように従来の相補電界効果トランジスタ対を用いた
ゲート回路では互いに逆相の２つのクロツクパルスを必
要とした。
ゲート回路では互いに逆相の２つのクロツクパルスを必
要とした。
この発明の目的は極めて低電力で動作するという相補電
界効果トランジスタ対を用いたゲート回路の効果を損う
ことなく、かつ一種類のクロツクパルスで制御できる新
規かつ改善されたゲート回路を提供することにある。
界効果トランジスタ対を用いたゲート回路の効果を損う
ことなく、かつ一種類のクロツクパルスで制御できる新
規かつ改善されたゲート回路を提供することにある。
すなわち、本願発明のゲート回路は、相補型トランジス
タによる多入力論理部相補的な導電型を有する二つの電
界効果トランジスタを互いに直列に接続し、かつゲート
同志を直接接続してなる相補電界効果トランジスタ対と
、さらにこの論理部および相補電界効果トランジスタ対
に直列に接続された、望ましくは電界効果トランジスタ
からなるスイツチング素子とを含む直列回路を有し、一
方前段の直列回路の出力点を後段の直列回路の相補電界
効果トランジスタ対のゲートに接続して構成され、二段
の直列回路のスイツチング素子を同一の制御信号で開閉
することを特徴とする。
タによる多入力論理部相補的な導電型を有する二つの電
界効果トランジスタを互いに直列に接続し、かつゲート
同志を直接接続してなる相補電界効果トランジスタ対と
、さらにこの論理部および相補電界効果トランジスタ対
に直列に接続された、望ましくは電界効果トランジスタ
からなるスイツチング素子とを含む直列回路を有し、一
方前段の直列回路の出力点を後段の直列回路の相補電界
効果トランジスタ対のゲートに接続して構成され、二段
の直列回路のスイツチング素子を同一の制御信号で開閉
することを特徴とする。
本願発明によれば、低電力で動作するという相補電界効
果トランジスタ対を用いたゲート回路の利点を備え、か
つスイツチング素子を制御する一つのクロツクパルスで
ゲート回路を動作せしめることができる。次に本発明で
用いられる基本構成をＤ型フリツプフロツプについて第
１図ないし第３図を参照して詳細に説明する。
果トランジスタ対を用いたゲート回路の利点を備え、か
つスイツチング素子を制御する一つのクロツクパルスで
ゲート回路を動作せしめることができる。次に本発明で
用いられる基本構成をＤ型フリツプフロツプについて第
１図ないし第３図を参照して詳細に説明する。
第１図は相補型ＭＯＳインバータによるＤ型フリツプフ
ロツプ８００の回路図である。
ロツプ８００の回路図である。
Ｎ型ＭＯＳ電界効果トランジスタ（以下Ｎ型ＭＯＳＦＥ
Ｔという。）１とＰ型ＭＯＳ電界効果トランジスタ（以
下Ｐ型ＭＯＳＦＥＴという。）２の対１００は直列に接
続されて相補型インバーターを構成しており、互いに接
続されたゲートは信号入力部３に接続されている。Ｎ型
ＦＥＴ４とＰ型ＦＥＴ５との対１０１も相補型インバー
タを構成しており、ノゲートは前段のインバーターの対
１００の中間点６に接続されている．信号出力部７は対
１０１の中間接続点７′からとられている。
Ｔという。）１とＰ型ＭＯＳ電界効果トランジスタ（以
下Ｐ型ＭＯＳＦＥＴという。）２の対１００は直列に接
続されて相補型インバーターを構成しており、互いに接
続されたゲートは信号入力部３に接続されている。Ｎ型
ＦＥＴ４とＰ型ＦＥＴ５との対１０１も相補型インバー
タを構成しており、ノゲートは前段のインバーターの対
１００の中間点６に接続されている．信号出力部７は対
１０１の中間接続点７′からとられている。
また各段の出力には素子および配線の寄生容量がコンデ
ンサ８および９を構成している。各インバーターの対１
００および１０１と電圧−ＶＤＤの電源との間にはスイ
ツチング用のＮ型ＭＯＳＦＥＴｌＯおよび１１がそれぞ
れ設けられている。このスイツチング用ＭＯＳＦＥＴｌ
Ｏ，ｌｌは制御用クロツク端子１２に加えられるクロツ
クパルスψで制御される。第２図は各部の信号波形を示
したものである。今端子１２にクロツク信号ψが加えら
れていて、入力端子３に入力信号Ｄが加えられたとする
。Ｓ１の期間においてはＭＯＳＦＥＴｌＯ，ｌｌは導通
しており、ＭＯＳＦＥＴｌと２、ＭＯＳＦＥＴ４と５の
対１００，１０１はインバーターとして通常の動作を行
ない、中間接続点６のレベルＱ，および信号出力部７の
レベルＱ２は各々前段の信号レベルになる。Ｓ２の期間
でＭＯＳＦＥＴｌＯ，ｌｌが遮断状態になるが、この期
間はＭＯＳＦＥＴ２が導通しているのでＱ１は０ｖのま
まである。Ｑ１が０ｖであればＭＯＳＦＥＴ５は遮断状
態であり、Ｑ２のレベルはＳ，の期間に容量９に充電さ
れた一ＤＤのレベルにＳ２の期間保持されている。Ｓ３
の期間で入力Ｄが−ＤＤから０ｖに変化すると、ＭＯＳ
ＦＥＴ２は遮断状態となり、ＭＯＳＦＥＴｌは導通する
がＭＯＳＦＥＴｌＯが遮断状態であるので容量８には電
源から充電されず、Ｑ１は０ｖのままである。Ｑ，が変
化しないのでＱ２も依然として−ＶＤＤに保持されてい
る。Ｓ４の期間でＭＯＳＦＥＴｌＯ，ｌｌが導通すると
再びＭＯＳＦＥＴｌ，２およびＭＯＳＦＥＴ４，５の各
対１００，１０１はインバーター動作を行ない、この期
間で初めてＱ１が−ＶＯＯ，Ｑ２が０ｖに変化する。Ｓ
，の期間でＦＥＴｌＯ，ｌｌが遮断状態となつた場合、
入力Ｄが０ｖであるためＭＯＳＦＥＴｌが導通状態、Ｍ
ＯＳＦＥＴ２が遮断状態であり、Ｓ４の期間に容量８に
充電された電位一ＤＤは保持される。Ｑ１が−ＶＯＤで
あればＭＯＳＦＥＴ５が導通状態であり、Ｑ２は０ｖで
ある。期間Ｓ６で入力Ｄが−ＶＤＤに変化すると、Ｑ，
は０ｖに変るがＱ，は０ｖに維持される。次にＳ７でＭ
ＯＳＦＥＴｌＯ，ｌｌが導通すればインバータが動作し
てＱ１は０ｖのままであるが、Ｑ２が−ＶＤＤに変化す
る。以上の動作を要約すればクロツクパルスが加わつて
いる間は入力信号は信号出力部に伝達され、クロツクパ
ルスが加えられていない期間は入力信号の変化はその極
性に応じて第１段目のインバーターかあるいは第２段目
のインバーターで伝達が阻止されて信号出力部に変化が
現われず、次のクロツクパルスが加わるまで出力は一時
的にそのレベルを記憶している。
ンサ８および９を構成している。各インバーターの対１
００および１０１と電圧−ＶＤＤの電源との間にはスイ
ツチング用のＮ型ＭＯＳＦＥＴｌＯおよび１１がそれぞ
れ設けられている。このスイツチング用ＭＯＳＦＥＴｌ
Ｏ，ｌｌは制御用クロツク端子１２に加えられるクロツ
クパルスψで制御される。第２図は各部の信号波形を示
したものである。今端子１２にクロツク信号ψが加えら
れていて、入力端子３に入力信号Ｄが加えられたとする
。Ｓ１の期間においてはＭＯＳＦＥＴｌＯ，ｌｌは導通
しており、ＭＯＳＦＥＴｌと２、ＭＯＳＦＥＴ４と５の
対１００，１０１はインバーターとして通常の動作を行
ない、中間接続点６のレベルＱ，および信号出力部７の
レベルＱ２は各々前段の信号レベルになる。Ｓ２の期間
でＭＯＳＦＥＴｌＯ，ｌｌが遮断状態になるが、この期
間はＭＯＳＦＥＴ２が導通しているのでＱ１は０ｖのま
まである。Ｑ１が０ｖであればＭＯＳＦＥＴ５は遮断状
態であり、Ｑ２のレベルはＳ，の期間に容量９に充電さ
れた一ＤＤのレベルにＳ２の期間保持されている。Ｓ３
の期間で入力Ｄが−ＤＤから０ｖに変化すると、ＭＯＳ
ＦＥＴ２は遮断状態となり、ＭＯＳＦＥＴｌは導通する
がＭＯＳＦＥＴｌＯが遮断状態であるので容量８には電
源から充電されず、Ｑ１は０ｖのままである。Ｑ，が変
化しないのでＱ２も依然として−ＶＤＤに保持されてい
る。Ｓ４の期間でＭＯＳＦＥＴｌＯ，ｌｌが導通すると
再びＭＯＳＦＥＴｌ，２およびＭＯＳＦＥＴ４，５の各
対１００，１０１はインバーター動作を行ない、この期
間で初めてＱ１が−ＶＯＯ，Ｑ２が０ｖに変化する。Ｓ
，の期間でＦＥＴｌＯ，ｌｌが遮断状態となつた場合、
入力Ｄが０ｖであるためＭＯＳＦＥＴｌが導通状態、Ｍ
ＯＳＦＥＴ２が遮断状態であり、Ｓ４の期間に容量８に
充電された電位一ＤＤは保持される。Ｑ１が−ＶＯＤで
あればＭＯＳＦＥＴ５が導通状態であり、Ｑ２は０ｖで
ある。期間Ｓ６で入力Ｄが−ＶＤＤに変化すると、Ｑ，
は０ｖに変るがＱ，は０ｖに維持される。次にＳ７でＭ
ＯＳＦＥＴｌＯ，ｌｌが導通すればインバータが動作し
てＱ１は０ｖのままであるが、Ｑ２が−ＶＤＤに変化す
る。以上の動作を要約すればクロツクパルスが加わつて
いる間は入力信号は信号出力部に伝達され、クロツクパ
ルスが加えられていない期間は入力信号の変化はその極
性に応じて第１段目のインバーターかあるいは第２段目
のインバーターで伝達が阻止されて信号出力部に変化が
現われず、次のクロツクパルスが加わるまで出力は一時
的にそのレベルを記憶している。
本構成によれば、全期間を通じて電源回路からの直流的
な電流経路は形成されず、消費電力は極めて少なく、か
つクロツクパルスは１つでよい。
な電流経路は形成されず、消費電力は極めて少なく、か
つクロツクパルスは１つでよい。
第３図は本発明に係わる他の構成例であり、第１図のＮ
型ＭＯＳＦＥＴｌＯ，ｌｌをＰ型ＭＯＳＦＥＴ３Ｏ，３
ｌに置き換え、かつこれを相補電界効果トランジスタ対
１００，１０１と接地との間にそれぞれ組み入れたＤ型
フリツプフロツプ９００である。本実施例はクロツクパ
ルスとして第１図に用いるクロツクパルスψとは逆相の
ものψを用いることにより、第１図と全く同じ動作をす
る。なお、第１図に於けるＮ型ＭＯＳＦＥＴｌＯ，ｌｌ
をそのままＰ型ＭＯＳＦＥＴに、また第２図に於けるＰ
型ＭＯＳＦＥＴ３Ｏ，３ｌをそのままＮ型ＭＯＳＦＥＴ
に置き変えることも可能であるが、出力電圧の高低の巾
をより大きくかつ動作速度を速めるためには第１図およ
び第３図の回路構成とする方が有利である。第４図は本
発明の実施例である。
型ＭＯＳＦＥＴｌＯ，ｌｌをＰ型ＭＯＳＦＥＴ３Ｏ，３
ｌに置き換え、かつこれを相補電界効果トランジスタ対
１００，１０１と接地との間にそれぞれ組み入れたＤ型
フリツプフロツプ９００である。本実施例はクロツクパ
ルスとして第１図に用いるクロツクパルスψとは逆相の
ものψを用いることにより、第１図と全く同じ動作をす
る。なお、第１図に於けるＮ型ＭＯＳＦＥＴｌＯ，ｌｌ
をそのままＰ型ＭＯＳＦＥＴに、また第２図に於けるＰ
型ＭＯＳＦＥＴ３Ｏ，３ｌをそのままＮ型ＭＯＳＦＥＴ
に置き変えることも可能であるが、出力電圧の高低の巾
をより大きくかつ動作速度を速めるためには第１図およ
び第３図の回路構成とする方が有利である。第４図は本
発明の実施例である。
この実施例は第１図の回路の第１段目のインバーター１
００をＮＡＮＤゲート回路４００で置換えたもので、複
数個の入力信号の論理演算を行う多入力論理機能を有し
ている。このＮＡＮＤゲート回路４００の部分は他の論
理演算回路で置換えても同様に動作することは明らかで
ある。なお、このＮＡＮＤ回路４００はＮ型ＭＯＳＦＥ
Ｔ４ｌ，４３とＰ型ＭＯＳＦＥＴ４２，４４とで構成さ
れており、相補的なトランジスタ対はＮ型ＭＯＳＦＥＴ
４ｌとＰ型ＭＯＳＦＥＴ４２とで構成されるものとＮ型
ＭＯＳＦＥＴ４４とで構成されるものとがある。
００をＮＡＮＤゲート回路４００で置換えたもので、複
数個の入力信号の論理演算を行う多入力論理機能を有し
ている。このＮＡＮＤゲート回路４００の部分は他の論
理演算回路で置換えても同様に動作することは明らかで
ある。なお、このＮＡＮＤ回路４００はＮ型ＭＯＳＦＥ
Ｔ４ｌ，４３とＰ型ＭＯＳＦＥＴ４２，４４とで構成さ
れており、相補的なトランジスタ対はＮ型ＭＯＳＦＥＴ
４ｌとＰ型ＭＯＳＦＥＴ４２とで構成されるものとＮ型
ＭＯＳＦＥＴ４４とで構成されるものとがある。
以上、本発明の実施例を説明したが、本発明は上記実施
例に限られることなく、種々の変形が可能である。
例に限られることなく、種々の変形が可能である。
第１図および第３図は本発明に係わる構成を説明するＤ
型フリツプフロツプの回路図、第２図は第１図回路の各
部の信号波形図、第４図は本発明の実施例を示した回路
図である。
型フリツプフロツプの回路図、第２図は第１図回路の各
部の信号波形図、第４図は本発明の実施例を示した回路
図である。
Claims (1)
- １ 相補的な電界効果トランジスタによつて構成される
多入力論理部と該多入力論理部の一端と直流電源との間
に接続された一導電型の第１の電界効果トランジスタと
を有する第１の直列回路と、相補的な電界効果トランジ
スタの直列対と、該直列対の一端と該直流電源との間に
接続された一導電型の第２の電界効果トランジスタとを
有する第２の直列回路と、該多入力論理部の他端を直接
基準電位に接続する手段と、該直列対の他端を直接該基
準電位に接続する手段と、該第１の直列回路の出力を該
第２の直列回路の該直列対の相補的な電界効果トランジ
スタの各ゲートに接続する手段と、該第１と第２の電界
効果トランジスタのゲートに同一のクロックパルスを印
加する手段とを有することを特徴とするゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57045780A JPS5911996B2 (ja) | 1982-03-23 | 1982-03-23 | ゲ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57045780A JPS5911996B2 (ja) | 1982-03-23 | 1982-03-23 | ゲ−ト回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3289273A Division JPS5738996B2 (ja) | 1973-03-20 | 1973-03-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57172593A JPS57172593A (en) | 1982-10-23 |
| JPS5911996B2 true JPS5911996B2 (ja) | 1984-03-19 |
Family
ID=12728798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57045780A Expired JPS5911996B2 (ja) | 1982-03-23 | 1982-03-23 | ゲ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5911996B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01121830A (ja) * | 1987-11-06 | 1989-05-15 | Canon Inc | ファインダ連動形カメラグリップ |
-
1982
- 1982-03-23 JP JP57045780A patent/JPS5911996B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01121830A (ja) * | 1987-11-06 | 1989-05-15 | Canon Inc | ファインダ連動形カメラグリップ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57172593A (en) | 1982-10-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0698966B1 (en) | MOS transistor switch without body effect | |
| US3937982A (en) | Gate circuit | |
| JP2570471B2 (ja) | クロックドライバー回路 | |
| JPH035692B2 (ja) | ||
| JP2591066B2 (ja) | アナログスイッチ回路 | |
| JPH04284021A (ja) | 出力回路 | |
| GB1435347A (en) | Digital shift register | |
| US5089728A (en) | Spike current reduction in cmos switch drivers | |
| JPS5911996B2 (ja) | ゲ−ト回路 | |
| GB1236069A (en) | A bistable driving circuit | |
| JP2775859B2 (ja) | フリップフロップ回路 | |
| JPH02246097A (ja) | 半導体回路 | |
| JPH0341822A (ja) | 超高周波ホツトクロツク論理回路 | |
| JPS5826116B2 (ja) | シフトレジスタ | |
| JPH0431630Y2 (ja) | ||
| SU1465999A1 (ru) | Электронный ключ | |
| JP2689628B2 (ja) | ドライバー回路 | |
| SU1598160A1 (ru) | Трехзначный элемент | |
| SU1088103A1 (ru) | Счетный триггер | |
| JPH0683051B2 (ja) | 出力回路 | |
| JP2562437B2 (ja) | フリップフロップ回路 | |
| SU1615879A1 (ru) | Счетчик с начальной установкой | |
| JPS6041038Y2 (ja) | ドライバ−回路 | |
| JPH088729A (ja) | 分周回路 | |
| JPS61170130A (ja) | 出力インバ−タの貫通電流防止回路 |