JPS59121694A - 電力散逸を減少させたｍｏｓランダムアクセスメモリ用の交差結合型トランジスタメモリセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、大略、絶縁ゲート型電界効果トランジスタ（
ＩＧＦＥＴ）を使用してモノリシックな半導体チップ上
に形成するタイプのランダムアクセスメモリに関するも
のであって、更に詳細には、交差結合型トランジスタタ
イプのメモリセルに関するものである。

周知の如く、デジタルランダムアクセスメモリは集積回
路チップ上に大きなアレイの形に構成される多数の個別
的な記憶セルを有しており、例えば、ワード線及びデー
タビット線によって適宜アドレスが行なわれる。書込動
作中、各個別的なセルは外部的な信号によって２つの別
々の状態の何れか一方の状態にセットされる。電力供給
電圧が継続する限り、セルは何時までもセットされた状
態のままであるか、又はその後の書込動作によって他方
の状態へ変化される。読取動作中、セルの状態が検知さ
れてストアされているデータが検索されるが、その際に
好適には、非破壊的な方法で行なわれ、即ちその場合に
は、メモリセルの状態が変化されることがない。

大型のメモリアレイを設計する場合に、重要な検討事項
としては、セル寸法（これは１個のチップ上に形成する
ことの可能な個々のセルの数に影響を与える）、電力散
逸、セルへ情報を書込んだりセルから情報を読取る速度
等がある。一般的に、小さなセル寸法とする為には、１
個のセル当たりに必要とされるトランジスタの数を最小
とすることが望ましい。別の検討事項としては、成るメ
モリセルのタイプに於いては、速度と電力散逸との間に
設計上の妥協をせねばならないということである。

本発明と特に関連する従来のスタティックメモリセルの
１つの一般的なタイプのものは、２対の絶縁ゲート型電
界効果トランジスタ（ｒＧＦＥＴ）を有しており４個の
トラ“ンジスタの全てが同一のチャンネル導電型を有す
る４トランジスタセルである。典型的には、４個のエン
ハンスメント型ＮチャンネルＩＧＦＥＴが使用される。

各セルに於ける１対のトランジスタはラッチトランジス
タであって、これらはバイステーブルラッチ構成の形に
交差結合されており、対応する１対の相補データ人力／
出力ノードから１対の径路を接地へ選択的にスイッチン
グ動作によってオン及びオフさせる様に接続されている
。これを達成する為に、ラッチトランジスタのドレイン
端子はデータノードへ接続されており、又ラッチトラン
ジスタのソース端子は接地へ接続されている。各セル内
の他方の対のトランジスタはゲート動作用トランジスタ
であって、両方が同時に選択的にイネーブルされて２つ
のデータノードを外部データ線及びデータ線の夫々へ接
続させセルへデータを書込んだりセルからデータを読出
したりする。このタイプのセルは、又、電圧供給線、例
えば十Ｖ■、からデータノードへ接続されている１対の
負荷抵抗を有している。これらの抵抗＼は通常の抵抗で
構成することが可能であるが、種々のその他の方法で構
成することも可能である。多くの場合に、この負荷抵抗
をデプリション型電界効果トランジスタを使用し各デプ
リション型トランジスタのゲートをそのトランジスタの
ソースへ接続することによって構成することが便利であ
る。

この様な従来のメモリセルの１例を第１図を参照して以
下に更に詳細に説明する。又、このスタティックメモリ
セルの一般的なタイプの例は米国特許第３，９６７．２
５２号（Ｄｏｎｎｅｌｌｙ　）　、米国特許第４．２５
１，８７６号（Ｍｃ　Ｋｅｎｎｙ　　ｅｔ　　ａｌ）　
、米国特許第４，３３５，４４９号（Ｎｏｋｕｂｏ　）
　ｋ：記載すｔｌ、Ｔイル。

第１図に関し以下に詳細に説明する理由により、このタ
イプの従来のスタティックメモリセルに於いて、負荷抵
抗は２つの明確な機能を行なうものである。即ち、（１
）論理高く２進数″１”）がデータノードの特定の１つ
に書込まれる場合にデータノードの電荷を十Ｖ（１）電
位ｔ１上昇させることを完成させること、及び（２＞十
Ｖ（１）電位から１対の交差結合したラッチトランジス
タへの電流経路を与えることによってスタティックメモ
リを維持することである。

上に挙げた第１の機能を達成するのに負荷抵抗が必要で
あるという理由は、第１図に関し以下に詳細に説明する
如く、ソースフォロワモードで動作される場合のゲート
動作用トランジスタのゲートとソースとの間のスレッシ
ュホールド電圧（ＶＴ）オフセットに起ガするものであ
る。しかしながら、ここで簡単に説明するとすれば、何
れかのデータノードへ論理高を書込む動作中、特定のデ
ータノード（更に正確に言えば、そのデータノードと関
連している奇生容量）が完全に＋Ｖｃｏ電位へ充電され
る前に対応するゲート動作用トランジスタが導通状態を
止めてしまう。この充電を完全なものとす仝為には、対
応する負荷抵抗を介して電流が流れねばならない。

従来のセルに於いて負荷抵抗によって達成される上に挙
げた様な第１の機能に鑑み、速度と電力とに関して設計
上の妥協がなされねばならない。

特に、速度を上げる為に負荷抵抗の値を小さくする場合
には、電力散逸が一層大きくなってしまう。

本発明は、以上の点に鑑みなされたものであって、電力
散逸を減少させたことを特徴とし、小数のトランジスタ
用の交差結合したトランジスタタイプの高速メモリセル
を提供することを目的とする。

要約し且つ本発明の全体的な概念に基づいて説明すると
、データノードに対する充電径路又は放電径路の何れに
於いても抵抗を使用することを回避する回路技術を使用
している。本発明の回路に於いては極めて大きな抵抗値
を使用しているが、その抵抗値はノードに於けるリーク
を放電させる為にのみ機能する。従って、その抵抗値は
速度を制限することがなく、且っ書込速度に関し妥協す
ることなしに低電力散逸とする為に極めて高い抵抗値（
２５０メグΩより著しく大きい値）を使用することが可
能である。

更に詳細に説明すると、本発明によれば、各セル内に於
いて、交差結合したラッチ用トランジス夕と対比し反対
のチャンネル導電型を有するゲート動作用トランジスタ
を使用すると些に回路内に於いてラッチ用トランジスタ
の位置を変えることによって従来の回路の負荷抵抗を完
全に除去することが可能であるということが認識されて
いる。

その結果、本発明の回路に於いては、ゲート動作用トラ
ンジスタのスレッシュホールド電圧オフセットがデータ
をセル内へ書込むことに悪影響を与えることがない。本
発明のセルに於いては、一方の論理レベルを特定のデー
タノードへ書込む場合に、対応するゲート動作用トラン
ジスタが共通ソースモードで動作し、夫々の場合により
ノードが放電されるか又は充電されるまで完全にオン状
態を維持する。同時に、他方のく即ち相補）論理レベル
を他方のデータノードへ書込む際に、他方のゲート動作
用トランジスタがソースフォロワモードで動作し、夫々
の場合によりそのデータノードが完全に充電するか又は
放電する前に遮断状態となる。しかしながら、この他方
のゲート動作用トランジスタが遮断状態となる前に、そ
れと関連するラッチ用トランジスタが導通状態となり、
前記他方のデータノードの充電動作又は放電動作を完了
させる。

本発明は使用される放電抵抗の厳密な形態によって制限
されるものではない。しかしながら、本発明の幾つかの
更に特定的な特徴によれば、様々の特定な形態が与えら
れる。１形態に於いては、リーク電流放電径路は、デー
タノードと電気的にコンタクトしている部分と回路基準
電圧と電気的にコンタクトしている部分を具備する抵抗
の海を有している。他の形態に於いては、リーク電流放
電径路は、データノードと回路基準電圧との間か又はデ
ータノードと対応するデータ線乃至はデータ線の間の何
れかに於いてゲート動作用トランジスタ内に形成されて
いるリーク径路を有している。

簡単に説明すると、本発明の１特徴によれば、第１及び
第２の相補データ人力／出ツノ線へ接続すると共にセル
をアドレスする為のセルイネーブル信号を担持するワー
ド線へ接続する為のバイナリ−メモリセルが与えられる
。このメモリセルは１対の電圧供給ノードを有しており
、その一方は、例えば、他方に対して正の電圧供給ノー
ド（＋Ｖ［ｌＯ）であり、その使方のノードは回路基準
乃至は接地電圧供給ノードである。このセルは、更に、
第１及び第２の相補データ人力／出力ノードを有してい
る。

データノードと直接関連してラッチが設けられており、
そのラッチは一方のチャンネル導電型の一対のＩ　Ｇ　
Ｆ　Ｅ　Ｔ、例えば、ＰチャンネルＩＧＦＥＴを有して
いる。ラッチトランジスタの一方のチャンネルは、第１
データノードを一方の供給電圧ノード（＋ＶＤＯ）へ選
択的に電気的に接続させるべく設けられており、且つ他
方のラッチトランジスタのチャンネルは第２データノー
ドを一方の電圧供給ノード（＋Ｖ（１））へ選択的に電
気的に接続させる様に設けられている。これらのラッチ
トランジスタは交差結合されており、一方のラッチトラ
ンジスタのゲートは第２データノードへ電気的に接続さ
れており、且つ他方のラッチトランジスタのゲートは第
１データノードへ電気的に接続されている。

第１及び第２の高インピーダンスリーク電流放電径路が
、第１データノード及び第２データノードの夫々を電気
的に他方の電圧供給ノード、例えば回路基準電圧、へ接
続させる。

このセルは、又、ゲート動作用回路を有しており、それ
は反対のチャンネル導電型を有する１対のＩＧＦＥＴ、
本例に於いてはＮチャンネルＩＧＦＥＴを有している。

一方のゲート動作用トランジスタのチャンネルは第１デ
ータノードを第１データ線へ選択的に電気的に接続させ
る様に設けられており、又他方のゲート動作用トランジ
スタのチャンネルは第２データノードを第２データ線へ
選択的に電気的に接続させる様に設けられている。

ゲート動作用トランジスタのゲートは、伝達ゲートとし
て機能するゲート動作用トランジスタのチャンネルを介
しての導通度を制御する為に両方ともワード線へ接続す
る様に設けられている。

本発明の別の特徴に基づく１つの特定のメモリセル構造
は、半導体基板上に形成されており且つ１対の電圧供給
線と、第１及び第２の相補データ入力／出力線とセルイ
ネーブル信号を担持するワード線とを有する集積回路メ
モリ内に包含されている。このセルは一方のチャンネル
導電型を有する１対のラッチＩＧＦＥＴを有している。

各ラッチトランジスタは、基板内に形成された一方の導
電型を有するソース領域とドレイン領域とを有しており
、且つ前記ソース領域とトレイン領域との間に導通チャ
ンネルを誘起する様に絶縁されて基板上に形成されてい
るゲート電極を有している。

このラッチトランジスタのソース領域は互いに電気的に
接続されると共に１対の電圧供給線、例えば十Ｖｃｏ、
の一方へ電気的に接続されている。これらのラッチトラ
ンジスタは交差接合されており、それらのラッチトラン
ジスタの一方のゲート電極は他方のラッチトランジスタ
のドレイン領域へ電気的に接続されると共に、他方のラ
ッチトランジスタのゲート電極は前記一方のラッチトラ
ンジスタのドレイン領域へ電気的に接続されている。こ
の構成に於いて、ラッチトランジスタのドレイン領域は
、夫々、第１及び第゛２のデータ入力／出力ノードを画
定している。

このメモリセルは、又、反対チャンネル導電型を有する
１対のゲート動作用ＩＧＦＥＴを有している。各ゲート
動作用トランジスタは、基板内に形成されている反対導
電型の１対の主端子領域を有すると共に、これら主端子
領域間に導通チャンネルを誘起する様に絶縁して基板上
に構成されているゲート電極を有している。ラッチへ入
力を与えると共にラッチから出力を得る為に、ゲート動
作用トランジスタの一方の主端子領域の一方が第１デー
タ線へ電気的に接続されており、且つ前記一方のゲート
動作用トランジスタの主端子領域の他方が第１トランジ
スタドレイン領域へ電気的に接続されている。同様に、
他方のゲート動作用トランジスタの主端子領域の一方が
第２データ線へ電気的に接続されると共に、その他方の
ゲート動作用トランジスタの主端子領域の他方が第２ラ
ツチトランジスタのドレイン領域へ電気的に接続されて
いる。ゲート動作用トランジスタのゲート電極は、ゲー
ト動作用トランジスタの主端子領域間の導通を制御する
為にワード線へ電気的に接続されている。

ＮチャンネルＩＧＦＥＴとＰチャンネルＩＧＦＥＴの両
方が同一の基板上に形成されているので、これらトラン
ジスタ対の１つの対がその対のトランジスタのチャンネ
ル導電型に関し反対の導電型の少なくとも１個のウェル
領域内に形成されており、且つそのウェル領域は基板内
に形成されている。好適には、ゲート動作用トランジス
タをウェル領域内に形成する。１特定例に於いては、こ
れらのラッチトランジスタはＮ−導電型基板内に直接形
成されているＰチャンネルＩＧＦＥＴであり、ゲート動
作用トランジスタはＰ−導電型ウェル領域内に形成され
ているＮチャンネルＩＧＦＥＴであり、そのウェル領域
はＮ−導電型の基板内に形成されている。

基本的なセルを完成する為に、第１及び第２の高インピ
ーダンスリーク電流放電径路を設け、第１データノード
及び第２データノードを夫々１対の電圧供給線、例えば
回路基準電圧、の他方へ電気的に接続させる。

１つの特定的な形態に於いては、リーク電流放電径路は
、基板を少なくとも部分的に被覆すると共に絶縁層によ
って基板から電気的に絶縁されている高固有抵抗のポリ
シリコン（多結晶シリコン）層であって抵抗の海と呼称
されるポリシリコン層を有している。この高固有抵抗ポ
リシリコン層と電気的にコンタクトすると共に前記１対
の電圧供給線の他方へ電気的に接続して接地電極が設け
られている。第１及び第２インピーダンス電極が、第１
及び第２データノードと電気的にコンタクトしている回
路点から夫々前記絶縁層を介して延在し前記高固有抵抗
ポリシリコン層と電気的にコンタクトしている。これら
インピーダンス電極はラッチトランジスタのドレイン領
域から延在するか又はゲート動作用トランジスタの他方
の主端子領域から延在することが可能である。

他の形態に於いては、リーク電流放電径路は、ラッチ用
トランジスタのドレインへ接続されているゲート動作用
トランジスタの主端子領域と電圧供給線の他方との間に
電気的接続を有しており、従って逆バイアスされたＰＮ
接合ダイオードが各ゲート動作用トランジスタ内に画定
されている。

これらのゲート動作用トランジスタは、かくして画定さ
れたＰＮ接合ダイオードを介してのリークがノード上の
リーク電流を放電するのに十分である様に構成されてい
る。

本発明に基づくリーク電流放電径路の更に別の形態に於
いては、データ線が他方の電圧供給線の電圧に維持され
る場合に主端子領域間のリークがデータノード上のリー
ク電流を放電するのに十分である様に構成される。

本発明回路の利点の１つは、リーク電流放電機能が満足
される限り、高インピーダンスリーク電流放電抵抗の厳
密な値は何等臨界的なものではないということである。

典型的には、これらリーク電流放電抵抗は数千メグΩ範
囲の値を有することが可能である。本発明の更に別の実
施例に於いては、ダイナミックメモリセルを提供する為
に、これら高インピーダンスリーク電流放電抵抗を除去
することが可能である。

以下、添付の図面を参考に本発明の具体的実施の態様に
ついて詳細に説明する。本発明、特にその動作及び効果
はスタティックメモリセルに於いて使用されるタイプの
ＩＧＦＥＴの特性を簡単に復習することによってより良
く理解されるものと思われる。本明細書に於いて、絶縁
ゲート型電界効果トランジスタ（ｉＧＦＥＴ）という用
語は、金属−酸化物−半導体電界効果トランジスタ（Ｍ
ＯＳＦＥＴ）及び金属−絶縁体−半導体電界効果トラン
ジスタ（ＭＩＳＦＥＴ）の様な種々の同様の電界効果ト
ランジスタ装置を有する一般的な意味で使用されている
ことに注意すべきである。

図面に於いては、エンハンスメント型のＩＧＦＥＴのみ
が示されており、従来の方法により途切れたチャンネル
バーの記号で表わしである。ＮチャンネルＩＧＦＥＴは
途切れたバーの中央の部分へ内側に向かって延在する矢
印によって表示されており、ＰチャンネルＩＧＦＥＴは
途切れたバーの中央の部分から外側へ延在する矢印によ
って表示されている。又、便宜上、ＰチャンネルＩＧＦ
ＥＴは、更に、大文字のＰとそれに続く参照番号で表わ
しており、又ＮチャンネルＩＧＦＥＴはＮとそれに続く
特定の参照番号で表わしている。

更に開運性のある点について復習すると、各■ＧＦＥＴ
は導通チャンネルの端部を画定する１対の主端子（ソー
ス及びドレイン）を有すると共にゲート電極を有してお
り、ゲート電極へ印加される電圧が導通チャンネルの導
電度を決定する。ＰチャンネルＩＧＦＥＴの場合には、
ソース端子は、主端子の内で一層正（より高い電圧）が
印加される端子として定義される。ＮチャンネルＩＧＦ
ＥＴの場合には、ソース端子は主電極の内で一層負（よ
り低い）電圧が印加される端子として定義される。何れ
の場合にも、印加されたゲート−ソース間の電圧（Ｖｃ
ｓ　）がそのトランジスタをオンさせるのに適切な極性
を有しており且つ特定のトランジスタのスレッシュホー
ルド電圧ＶＴよりも大きさが大きい場合に導通が発生す
る。ＩＧＦＥＴをオンさせる為にグー、トーソース間の
電圧がスレッシュホールド電圧ＶＴを超えねばならない
という条件は、便宜上、゛スレッシュホールド電圧ＶＴ
オフセット″と表現することが可能であり、本発明の重
要な側面に関連する。Ｐ−７−１−ンネルＩＧＦＥＴを
オンさせる為には、ゲート電圧ＶＧは少なくともＶＴだ
けソース電圧Ｖｓよりも一層負でなければならない。Ｎ
チャンネルＩＧＦＥＴをオンさせる為には、Ｖｃは少く
ともＶＴだけＶｓよりも一層正でなければならない。

ここで使用されるＩＧＦＥＴはその構造が基本的に対称
なデバイスであり、従ってソース領域とドレイン領域と
を互いに交換することが可能である。ラッチ用トランジ
スタの場合には、一方の主端子が常にソースであり、従
ってゲート端子をデバイスのソース端側に配設すること
によって図式的に表わされている。ゲート動作用トラン
ジスタの場合には、どちらの主端子がソースでどちらの
主端子がドレインがということを厳密に特定することは
不可能である。何故ならば、動作中に、伝達ゲートモー
ドにあるゲート動作用トランジスタの動作に鑑みこれら
主端子が交互にソース及びドレインとなるからである。

最後に、以下の説明に於いて、接地状態又はその近傍に
ある電位は論理低”（又は２進数”　ｏ　”）と定義さ
れ、且つ十Ｖ（１）電圧状態又はその近傍に於ける電圧
は論理高″（２進数゛１″）として定義されることに注
意すべきである。

本発明は、従来のメモリセルを表わす特定の電気回路を
参考にして一層よく理解されるものと思われる。従って
、上述したタイプの従来のスタティックメモリセルに関
して第１図を参考に以下詳細に説明する。

第１図は１個の従来のメモリセル１０を示した電気回路
図であって、当業者等によって理解される如く、従来の
方法で行及び列に配列されたこの様な多数のセルからな
るアレイであって各々がワード当たりのビット数に対応
する個々のセルの数を有する複数個のメモリワードの形
に構成されているアレイを有する完全なランダムアクセ
スメモリの１部をなすものである。

最初にセル１０を動作させるのに必要なセル１０の外部
回路に関し考察すると、セル１０は適宜の回路（不図示
）によって駆動され且つ同一のメモリワードの他の全て
のセルに接続されているワード線によってアドレス乃至
はイネーブルされる。

入力及び出力を行なう為に使用される相補的なデータ線
及びデータ線がセル１０へ接続されている。

データ線及びデータ線は２個の回路部分１２及び１４と
して概略水されている相補的な入力ドライバ・検知回路
へ接続されている。データ線及びデータ線と関連して寄
生容量が存在しており、これらはコンデンサ１６及び１
８として想像線で図式％式％ メモリセル１０内へデータを書込む場合には、回路１２
及び１４は相補的なドライバとして機能し、適宜の論理
レベルをデータ線及びデータ線へ印加する。書込を行な
う場合には、データ線及びデータ線は互いに相補的な関
係にある。例えば、２進数１１１１１を書込む場合には
、データ線は高状態へ駆動され、一方データ線は低状態
へ駆動される。同時に、それに直ぐ引続いて、適宜ワー
ド線を駆動することによってセル１０はアドレス乃至は
イネーブルされる。ワード線が論理高状態にある場合に
特定のセル１０がイネーブルされる。

後述する如く、プリチャージ動作に引続き、ワード線が
高状態に駆動されると同時にデータ線及びデータ線上の
電圧レベルを検知することによって回路１２及び１４は
セル１０内にストアされているデータを読取る機能も行
なう。

メモリセル１０それ自／身を考察すると、セル１０は１
対の電圧供給ノード２０及び２２を有しており、これら
は全体の集積回路メモリの電圧供給線として考えること
も可能である。メモリセル１０内に於いて、電圧供給ノ
ードの一方のノード２０は＋Ｖ（１）電圧、例えば＋５
ボルトであり、他方のノード２２は回路基準電圧乃至は
接地電圧である。

このセルはデータ線及びデータ線の夫々に対応して第１
及び第２の相補的データ人力／出力ノードＡ及びＢを有
している。データノードＡ及びＢに関連して寄生容量が
存在しており、これらの容量は一定のコンデンサ２４及
び２６として想像線で図式的に表わしである。負荷抵抗
２８及び３０がノードＡ及びノードＢの夫々を＋■（１
）へ電気的に接続させている。ノードＡ及びノードＢに
接続されると共に負荷抵抗２８及び３０を介して電力が
供給されるラッチ３２が設けられており、ラッチ３２は
１対の交差結合したＮチャンネルＩＧＦＥＴ　　Ｎ３４
及びＮ３６を有している。ＩＧＦＥＴ　　Ｎ３４及びＮ
３６のチャンネルは、ゲート動作されてオンとされた場
合に、対応するデータノードＡ又はＢを回路基準電圧２
２へ選択的に接続させる様に夫々配設されている。従っ
て、ラッチトランジスタＮ３４及びＮ３６のドレイン端
子３８及び４０はデータノードＡ及び日へ夫々接続され
ており、ソース端子４２及び４４は回路基ｑ！雷電圧接
続されている。ラッチ機能を与える為に、ＩＧＦＥＴ　
　Ｎ３４及びＮ３６は交差結合されており、一方のＩＧ
ＦＥＴ　　Ｎ３４のゲート４６はノードＢへ接続される
と共に他方のＩＧＦＥＴＮ３６のドレイン４０へ接続さ
れており、且つ他方のＩＧＦＥＴ　　Ｎ３６のゲート４
８はノードＡへ接続されると共にＩＧＦＥＴ　　Ｎ３４
のドレイン３８へ接続されている。

以上説明した如く、負荷抵抗２８及び３０と交差結合し
たＩＧＦＥＴ　　Ｎ３４及びＮ３６はデータノードＡ及
びＢ上の相補的なデータをＮ持するべく機能するバイス
テーブルラッチを構成していることが理解される。デー
タノードＡが高でありデータノードＢが低であると仮定
した場合に、トランジスタＮ３６のゲート電圧はそのソ
ース電圧よりも一層正であるのでオンとなる。トランジ
スタＮ３６がオンであると、データノードＢは論理低の
状態に維持される。、Ｉ・ランジスタＮ３４のゲート４
６がノードＢへ接続されるので、トランジスタＮ３４は
オフであり、従ってノードＡは負荷抵抗２８を介して論
理高状態へ引上げられる。一方、ラッチ３２は相補的な
方法でノードＡを論理低に維持すると共にノードＢを論
理高に維持する。

データをセル１０内へ、入れたりセル１０から取り出し
たりする為に、ゲート動作用回路が設けられており、そ
れは１対のＮチャンネルＩＧＦＥＴＮ５０及びＮ５２を
有しており、それらのチャンネルはデータ線をデータノ
ードＡへ選択的に接続させると共にデータ線をデータノ
ードＢへ選択的に接続する様に配設されている。従って
、ゲート動作用トランジスタＮ５０及びＮ５２は伝達ゲ
ートとして機能する。これらのゲート端子５４及び５６
はワード線へ接続されており、従ってワード線が論理高
状態にある場合にイネーブルされる。

一方ゲート動作用トランジスタ５０の主端子５８及び６
０及び他方のゲート動作用トランジスタＮ５２の主端子
６２及び６４は、メモリセル１０の通常の動作中容トラ
ンジスタＮ５０又はＮ５２のこれらの端子が交互にソー
ス又はドレインとして機能するので、ソース又はトレイ
ンの何れかとして表示してはいない。

次に、メモリセル１０の動作について説明するが、最初
に読取動作についての説明を行ない、次いで書込動作に
ついての説明を行なう。

１例として、２進数゛０”が前以ってセル１０内にスト
アされており、従ってデータノードＡが初期的に論理低
であり又データノードＢが初期的に論理高であると仮定
する。ワード線が低であると、ゲート動作用トランジス
タＮ５０及びＮ５２はオフしている。読取サイクルを開
始する為に、回路１２及び１４がデータ線及びデータ線
の両方を高状態ヘブリチャージする。更に詳細に説明す
ると、この場合に奇生各層１６及び１８が充電される。

次いで、回路１２及び１４はデータ線及び上の論理レベ
ルを検知する準備がなされる。次いで、ワード線が高へ
駆動され、従ってゲート動作用トランジスタＮ５０及び
Ｎ５２がオンされる。

この場合に於いて、ＮチャンネルＩＧＦＥＴ　　Ｎ５０
の端子６０は端子５８よりも低い電圧状態にあり、従っ
て端子６０はトランジスタＮ５０のソース端子として考
えることができる。ワード線が高状態にあるので、トラ
ンジスタＮ５０のゲート５４はソース端子６０よりも一
層正の状態にあり、従ってトランジスタＮ５０は完全に
オンし、データ線をトランジスタＮ５０及びＮ３４を介
して端子２２に於ける基準電圧へ落とされ、寄生容量１
６を放電させる。このことはセンス回路１２によって検
知され、その際にセル１０内に論理低がストアされてい
るということが認識される。セル１０のデータ線側につ
いて検討すると、ノードＢが論理高であるので、データ
線に対する放電径路は存在せず、従ってそれは論理高状
態を維持する。

更に、ゲート動作用トランジスタＮ５２のゲート５６は
端子６２又は６４の何れよりも少なくともスレッシュホ
ールド電圧ＶＴだけ一層正の状態にはないので、１〜ラ
ンジスタＮ５２は導通状態とはならない。

相補的な例について簡単に考察すると、２進数１（Ｉ　
Ｉ＋がセル１０内にストアされている場合に、データノ
ードＡは論理高であり、データノードＢは論理低である
。同様の方法で読取動作が進行するが、トランジスタＮ
５２及びＮ３６が導通状態となってデータ線を放電させ
ると共に奇生コンデンサ１８を放電させ、一方トランジ
スタＮ５０及びＮ３４は非導通状態を維持する。

次に、従来のメモリセル１０内へ書込動作を行なう場合
について検討すると、通常、データをセル１０内に書込
む場合に、回路１２及び１４はセル１０内に書込むべき
２進数に応じた相補データでデータ線及びデータ線を駆
動する。同時に、又はその直後、ワード線が高となり、
ゲート動作用トランジスタＮ５０及びＮ５２をオンさせ
る。ゲート動作用トランジスタＮ５０は、データ線をデ
ータノードＡへ電気的に接続させ、且つゲート動作用ト
ランジスタＮ５２はデータ線をデータノードＢへ電気的
に接続させる。従って、データノードＡ及びＢはデータ
線及びデータ線の夫々の上に存在する論理レベルと一致
する夫々の所望の論理レベルへ強制的に設定され、その
後にゲート動作用トランジスタＮ５０及びＮ５２がオフ
された場合に上述したラッチング動作によってその状態
が維持される。

以上は書込動作に関する十分な一般的な説明であるが、
ノードＡ又はＢの何れかへ論理高を書込む場合に著しく
繊細な点が存在している。以下に説明する理由により、
データノードＡ又はＢの何れかへ論理高を書込む場合に
、特定のデータノードＡ又はＢが完全に高状態、即ち＋
ＶＣＯ１へそれと関連するゲート動作用トランジスタＮ
５０又はＮ５２を介して完全に駆動することが不可能で
あり、データノードＡ又はＢを十Ｖｃｏへプルアップさ
せることによって書込動作を完了させる為には対応する
負荷抵抗２８又は３０の力を借りねばならない。

更に詳細に説明すると、特定のデータノードＡ又は日へ
論理高を書込む場合には、それと関連するゲート動作用
トランジスタＮ５０又はＮ５２がソースフォロワモード
で動作し、且つそのトランジスタが導通状態となる為に
はそのゲートとソースとの間のスレッシュホールド電圧
ＶＴを超える電圧が印加されねばならないという条件に
よってそのトランジスタは特定のデータノードＡ又はＢ
が完全に充電される前にオフされる。

特定の例について説明すると、読取動作を行なう前に、
２進数“Ｏ″がセル１０内にストアされており、ノード
Ａが論理低であり奇生容量２４が放電されており、又デ
ータノードＢが論理高であって寄生容量２６が充電され
ているものと仮定する。トランジスタＮ３４はオンであ
って、トランジスタＮ３６はオフである。書込動作を行
なう為には、トランジスタＮ３４をオフさせ、トランジ
スタＮ３６をオンさせて、データノードＡを論理高（＋
ＶｃＯ）とさせると共に奇生容量２４を充電し、且つデ
ータノードＢを論理低とすると共に奇生容量２６を放電
させる。従って、ドライバ回路１２及び・１４はデータ
線及びデータ線を夫々論理高及び論理低へ駆動し、且つ
ワード線は論理高へ駆動される。

先ず、データノードＢに関し考察すると、ゲート動作用
トランジスタＮ５２の端子６２は端子６４に関し負の状
態にあり、従って端子６２はソース端子として機能し、
且つトランジスタＮ５２は共通ソース回路構成（〜便宜
上゛″共通ソースモード″として呼称する）で動作する
。トランジスタＮ５２がオンし、奇生容量２６を放電さ
せ且つデータノードＢを論理低ヘプルダウンさせる。ラ
ッチトランジスタＮ３４のゲート４６はデータノードＢ
へ接続されているので、データノードＢが低へ移行する
とトランジスタＮ３４はオフし、従ってデータノードＡ
は（適宜高へ駆動される場合に）高状態となる。書込動
作の継続中ワード線が高でありデータ線が低である限り
、ゲート５６とソース６２とは夫々論理高状態及び論理
低状態を維持するのでトランジスタＮ５２は完全にオン
状態を維持し、従ってゲート５６は常に少なくともＶＴ
だけソースよりも一層正である。

従来のセル１０内へ書込を行なうこの例についての説明
を続けると、論理高状態へ駆動されているデータノード
Ａについて検討する。ゲート動作用トランジスタＮ５０
の端子６０は端子５８と比較して負の状態にあり、従っ
て端子６０はソース端子として機能し、トランジスタＮ
５０はソースフォロワ回路の構成（便宜上、゛ソースフ
ォロワモード″と呼称する）で動作する。初期的に、ゲ
ート端子５４は完全に論理高状態でありソース端子６０
は完全に論理低状態にあるので、トランジスタＮ５０の
ゲート５４は明らかにソース端子６０よりも一層正の状
態にある。データノードＡ（更に詳細には、寄生容量２
４）がゲート動作用トランジスタＮ５０を介して＋ＶＤ
Ｄへ向かって充電を開始する。（データノードＢに関し
上述した如く、ラッチトランジスタＮ３４はこのことを
許容する為にオフされている。）しかしながら、成る点
に於いて、ノードＡに於ける電圧即ちトランジスタＮ５
０のソース端子６０に於ける電圧が十■（１）に近付く
場合に、トランジスタＮ５０のゲート５４とソース６０
との間の電圧差がスレッシュホールド電圧■Ｔへ減少し
、最終的にトランジスタＮ５０をオフさせる。

従って、第１図に示した従来のメモリセル１０に於ては
、ノードＡ（及びその寄生容！２４）はゲート動作用ト
ランジスタＮ５０を介して（Ｖ（１）−Ｖｖ　）と等し
い電圧よりも高い電圧に充電することが不可能である。

ノードＡ及びそれと関連する寄生容量２４をそれよりも
高い値、即ち＋Ｖ（１）まで充電させることは負荷抵抗
２８を介してのみ達成可能である。成る与えられた速度
に対し、ノードＡに接続されている負荷抵抗２８の値が
決定される。

反対の場合に、即ちデータノードＡが初期的に論理高で
ありデータノードＢが初期的に論理低である場合であっ
て、２進数１１０１＋をセル１０内に書込むことが望ま
れる場合に、その書込動作は相補的な方法で進行し、ゲ
ート動作用トランジスタＮ５０及びＮ５２の動作が逆転
される。この場合に、データノードＢを論理高（＋Ｖｃ
ｏ）までプルアップする動作は負荷抵抗３０を介して達
成されねばならない。

要約すると、従来のメモリセル１０は比較的低いトラン
ジスタ数であるという利点を有しているが、書込速度と
負荷抵抗２８及び３０の値の間に於いて設計上の妥協を
せねばならないという欠点を有している。

次に、本発明に基づくメモリセルについて検討する。第
２図は本発明に基づく１個のメモリセル１１０の概略図
である。第２図のセル１１０を構成する特定の構造は第
４図に関し以下に説明する。

第２図に示したセル１１０は従来のセル１０に関し上述
したのと同一の方法でメモリアレイ内に設けられており
、従って全体的なメモリ構成に関する説明は割愛する。

通常、セル１１０によって外部回路に課される条件はセ
ル１０の条件に対応するものであるが、本例に於いては
、読取動作を行なう場合にデータ線及びデータ線が論理
低ヘプリチャージされるということが異なる。従って、
相補的入力ドライバ・センス回路の２個の半分の部分１
２′及び１４−は第２図に於ける参照番号にダッシュを
付してあり、第１図の要素１２及び１４と概略対応する
ものであることを表わすと共に、メモリセル読取サイク
ルのプリチャージ部分に於いて多少異なった動作をする
ものであるということを表わしている。

詳細に説明すると、メモリセル１１０は１対の電圧供給
ノード２０及び２２を有しており、その一方のノード２
０は＋Ｖ（１）電位にあり他方のノード電位２２は接地
電位にある。このセルは第１及び第２の相補的データ人
力／出力ノードＡ及びＢを有しておりそれらはデータ線
及びデータ線へ夫々対応している。

セル１１０はラッチ１１２を有しており、ラッチ１１２
は１対のＰチャンネルＩＧＦＥＴ　　Ｐ１１４及びＰ１
１６を有しており、それらのチャンネルはデータノード
Ａ及びＢを＋Ｖｃｏ電位へ選択的に電気的に接続する様
に夫々設けられている。

更に詳細に説明すると、一方のラッチトランジスタＰ１
１４は夫々十ＶｃｏとデータノードＡとに接続されてい
るソース端子１１７とドレイン端子１１８とを有してお
り、他方のラッチトランジスタＰ１１６は夫々＋Ｖｃｏ
と第２データノードＢとに接続されているソース端子１
２０とドレイン端子１２２とを有している。バイステー
ブルランチ構成を与える為に、ラッチトランジスタＰ１
１４とＰ１１６とは交差結合されており、一方のラッチ
トランジスタＰ１１４のゲート１２４はノードＢへ接続
されると共に他方のラッチトランジスタＰ１１６のドレ
イン１２２へ接続されており、且つ他方のラッチトラン
ジスタＰ１１６のゲート１２６はデータノードＡへ接続
されると共にランチトランジスタＰ１１４のドレイン１
１８へ接続されている。

代表的なリーク放電抵抗１２８及び１３０として示され
ている第１及び第２高インピーダンスリーク電流放電径
路が第１及び第２データノードＡ及びＢを他方の電圧供
給ノード、即ち回路基準電位２２へ夫々電気的に接続さ
せている。負荷抵抗２８及び３０と対比し、以下の説明
から明らかな如く、抵抗１２８及び１３０はデータノー
ドＡ及びＢを充電乃至は放電する場合、即ちデータノー
ドＡ及びＢと関連している夫々の寄生容量１３２及び１
３４を充電乃至は放電する場合に何の機能も行なうこと
はない。種々の変形例について以下詳細に記載するが、
この時点に於いて、本発明に基づき放電抵抗１２８及び
１３０は、第１図の従来のメモリセル１０の様なセルに
於いて負荷抵抗−２８及び３０を形成する為の任意の従
来の方法のみならず種々の方法で形成することが可能で
あるということに注意すべきである。本発明のメモリセ
ル１１０に於いては、インピーダンスは数千メグΩのオ
ーダとすることが可能であり、且つ抵抗値の公差は何等
臨界的なものではないので、抵抗１２８及び１３０を形
成する上での柔軟性が大きい。成る実施例に於いては、
抵抗１２８及び１３０は個別的な抵抗を全く有する必要
がなく、製造過程中に適宜の処理を行なうことにより集
積回路デバイス内に単にリーク径路を導入させるだけで
良い。この様な場合には、これらの抵抗は集積回路チッ
プの付加的な面積を何等占有するものではない。尚、抵
抗１２８及び１３０は上述したものよりも一層高いイン
ピーダンスとすることが可能である。その結果、本発明
は電力散逸を減少させると共に比較的高速の書込速度に
よって特徴付けられるメモリセルを提供するものである
。

セル１１０は、更に、ゲート動作用回路１３６を有して
おり、それ′＆よ伝達ゲートとして機能し第１データノ
ードＡをデータ線へ選択的に接続させると共に第２デー
タノードＢをデータ線へ選択的に接続させる１対のＮチ
ャンネルＩＧＦＥＴ　　Ｎ１３８及びＮ１４０を有して
いる。このゲート動作用トランジスタＮ１３８は１対の
主端子１４２及び１４４を有すると共にトランジスタＮ
１３８のチャンネルを介して導通を制御する為にワード
線へ接続されているゲート端子１４６を有している。同
様に、ゲート動作用トランジスタＮ１４０は１対の主端
子１４８及び１５０を有すると共にトランジスタＮ１４
０のチャンネルを介して導通を制御する為にワード線へ
接続されているゲート端子１５２を有している。一方の
ゲート動作用トランジスタＮ１３８の一方の主端子１４
２はデータ線へ接続されており、そのゲート動作用トラ
ンジスタＮ１３８の他方の主端子１４４はデータノード
Ａへ接続されている。同様に、他方のゲート動作用トラ
ンジスタＮ１４０の一方の主端子１４８はデータ線へ接
続されており、そのゲート動作用トランジスタＮ１４０
の他方の主端子１５０はデータノードＢへ接続されてい
る。

第２図に於いて重要なことであるが、ゲート動作用トラ
ンジスタＮ１３８及びＮ１４０はラッチ用トランジスタ
Ｐ１１４及びＰ１１６と比較して・チャンネルの導電型
が反対極性であるということである。以下に記載する動
作の説明から明らか【こなる如く、この様な差異は回路
内のラッチ用トランジスタの位置と共に、メモリセル１
１０内（こデータを書込む動作に於いて著しい利点を与
えるものである。特に、特定のノードへ論理高又は論理
低の何れを書込むかということに拘わらず、ゲート動作
用トランジスタＮ１３８又はＮ１４０の特定の一方のゲ
ート端子電圧がそのソース端子電圧よりもスレッシュホ
ールド電圧ＶＴだけ大きくない為にオフされるというこ
とによって、夫々の場合に応じ、関連するノードを完全
に充電するか又は完全に放電する上での障害とはならず
、且つその場合に抵抗１２８及び１３０に依存すること
もない。

最初にメモリセル１１０内に２進数１１　Ｉ　ＩＴを書
込む動作の場合について考察する。この場合に、データ
ノードＡは初期的に論理低であって奇生容量１３２が完
全に放電されており、且つデータノードＢが初期的に論
理高であって寄生容量１３４が完全に充電されていると
仮定する。この様な条件の下では、ラッチトランジスタ
Ｐ１１４はオフであり、従ってそのゲート端子１２４は
データノードＢへ交差結合されている為に高となってい
る。

ラッチトランジスタ２１１６は、そのゲート端子１２６
がデータノードＡへ交差結合されている為に論理低であ
るのでオンしており、従ってトランジスタＰ１１６のソ
ース端子１２０よりも一層負の状態である。

書込サイクル動作を開始する為に、回路１２′及び１４
′がデータ線及びデータ線を論理高レベル及び論理低レ
ベルへ夫々駆動し、奇生容量１６を充電するとともに奇
生容量１８を放電する。次いで、ワード線が高状態へ駆
動され、論理高く十Ｖｏｏ）電圧がゲート動作用トラン
ジスタＮ１３８及びＮ１４０のゲート１４６及び１５２
へ印加される 先ず、データノードＡについて考察すると、ゲート動作
用トランジスタＮ１３８の端子１４４は端子１４２と比
較して負の状態にあり、従って端子１４４はＩＧＦＥＴ
のソース端子として機能する。トランジスタＮ１３８は
ソースフォロワモードで導通状態となり（ゲート端子１
４６とソース端子１４４との間にスレッシュホールド電
圧ＶＴオフセットが印加された場合）、且つ少なくとも
データノードＡを十Ｖｃｏ　（論理高）へ向かって引上
げを開始する。ノードＡが完全に論理高ヘブルアツブさ
れる前にスレッシュホールド電圧オフセットがトランジ
スタＮ１３８をオフさせるが、トランジスタＰ１１６の
ゲート１２６はデータノードＡへ接続されているので、
データノードＡが十分に高となって他方のラッチトラン
ジスタＰ１１６を少なくとも部分的にオフさせる。トラ
ンジスタＰ１１６が部分的にオフであるので、データノ
ードＢは（適宜低状態へ駆動された場合に）低状態へ移
行することが可能となる。

同時に、データノードＢは他方のゲート動作用トランジ
スタＮ１４０を介してデータ線上の低状態へ引下げられ
る。この動作に於いて、トランジスタＮ１４０の主端子
１４８は、それが他方の主端子１５０よりも一層負の状
態にあるのでソース端子と考えることが可能であり、従
って端子１５０はドレイン端子と考えることが可能であ
る。従って、他方のゲート動作用トランジスタ１４０は
ゲート動作されて完全にオンとなり、そのゲート１５２
はソース１４８よりも明らかに一層正となり、その際に
スレッシュホールド電圧ＶＴオフセットが関与すること
はない。従って、他方のゲート動作用トランジスタＮ１
４０を介して第２データノードＢは低状態へ引下げられ
、従って奇生容量１３４が放電する。第２データノード
Ｂが十分に低状態になると、ラッチトランジスタＰ１１
４のゲート１２４へ交差結合によって接続されているの
で、ラッチトランジスタＰ１１４のゲート１２４がその
ソース１１７よりも十分に一層負の状態となりラッチト
ランジスタＰ１１４はオンする。

ラッチトランジスタＰ１１４が導通状態であるので、第
１データノードＡは十Ｖｃｃｒ迄積極的にプルアップさ
れ、奇生容量１３２は完全に充電される。

注意すべきことであるが、上述した動作に於いて、デー
タノードＡは何れの負荷抵抗にも依存することなしに、
トランジスタＰ１１４を介して完全に論理高状態へ積極
的にプルアップされるということである。ゲート動作用
トランジスタＮ１３８を介してノードＡが論理高へ向か
ってプルアップされるということは初期の段階に於いて
のみである。ゲート端子１４６とソース端子１４４との
間のスレッシュホールド電圧ＶＴオフセットの為にトラ
ンジスタＮ１３８がオフする頃には、ラッチトランジス
タＰ１１４を介しての導通路が形成され、ノードＡを論
理高（＋Ｖｃｏ）ヘブルアップする動作を完成させる。

更に、データノードＢは他方のゲート動作用トランジス
タＮ１４０を介してデータ線上の論理低へ完全にプルダ
ウンされ、トランジスタＮ１４０のゲート１５２とソー
ス１４８との間のスレッシュホールド電圧ＶＴオフセッ
トが関与してくることはない。従って、データノードＢ
を低状態へプルダウンする上でリーク放電抵抗１３０が
何等の機能を行なうものではなく、それは、例えば、他
方のラッチトランジスタＰ１１６を介して存在すること
のあるリーク電流を放電させることによって後にデータ
ノードＢを論理低状態に維持する為に機能するに過ぎな
い。

相補的な場合、即ち、２進数“Ｏｒ＋をメモリセル１１
０内に書込む場合も均等な方法で動作し、先ず、データ
ノードＡがゲート動作用トランジスタＮ１３８を介して
論理低へ引下げられ、最終的に他方のラッチトランジス
タＰ１１６をオンして第２データノードＢを積極的にプ
ルアップさせると共に、同時に、データ線及び他方のゲ
ート動作用トランジスタＮ１４０がデータノードＢをプ
ルアップする動作を開始し奇生容量１３４を充電する。

第２図のメモリセル１１０へ書込を行なう動作について
要約すると、２進数゛１″を書込む場合には、データ線
が高でありデータ線が低である。

ゲート動作用トランジスタＮ１４０が完全にオンし、ノ
ードＢがゲート動作用トランジスタＮ１４０を介してデ
ータ線へ完全に放電される。同時に、データノードＡは
データ線からゲート動作用トランジスタＮ１３８を介し
て充電を開始する。スレッシュホールド電圧オフセット
によってゲート動作用トランジスタＮ１３８がオフする
前に、ラッチトランジスタＰ１１４が導通状態となり、
第１データノードＡを積極的にプルアップする。抵抗１
２８及び１３０の何れもこの動作に何等関与することが
ない。

これと対比して、第１図の従来のメモリセル１０に於い
ては、１．度ゲート動作用トランジスタＮ５０がスレッ
シュホールド電圧オフセットによってオフされると、最
早ノードＡを積極的にプルアップする為の何の機構も存
在せず、従って負荷抵抗２８を介して流れる電流に依存
せねばならない。

第２図のメモリセル１１０から読取動作を行なう場合に
ついて次に要約すると、それは第１図に関し上述した方
法と同様の方法で進行し、但し、第２図のメモリセル１
１０の場合には、データ線及びデータ線は回路１２−及
び１４−によって論理低ヘプリチャージされねばならな
い点が異なる。

例として、第２図のメモリセル１１０内に２進数”　ｏ
　”がストアされており、ノードＡが論理低１・′ であってノードＢが論理高であると仮定する。ワード線
が高になると、一方のゲート動作用トランジスタＮ１３
８のゲート１４６がその主端子１４２及び１４４の両方
と比較して正の状態となるのでトランジスタＮ１３８が
オンされる。データノードＡは既に低であるので、デー
タ線上のレベルを変化させることがなく、低状態を維持
する。論理高状態にあるデータノードＢに接続されてい
る他方のゲート動作用トランジスタＮ１４０の場合には
、端子１４８が他方の端子１５０よりも一朋負の状態に
あるので端子１４８をソース端子として考えることが可
能であり、従って他方の端子１５０をドレイン端子とし
て考えることが可能である。次いで、他方のゲート動作
用トランジスタＮ１４０及び他方のラッチトランジスタ
Ｐ１１６を介してデータ線が＋ＶＤＤへ引上げられる。

他方のゲート動作用トランジスタＮ１４０内のスレッシ
ュホールド電圧オフセラｉ〜によって、データ線を十Ｖ
ｃｏへ引上げることができない。しかしながら、適宜の
センス回路１２−及び１４′によって、何等特定の問題
が提起されることがなく、セル１１０が適切に読取られ
る。

次に第３図に関し説明すると、本発明を具体化した別の
形態のメモリセル１６０が示されている。

第３図のメモリセル１６０を動作させる為には、第３図
のメモリセル１６０はメモリの読取動作の前にデータ線
及びデータ線を論理高レベル（接地）ヘプリチャージす
ることが必要であるので、相補的入力ドライバ・センス
回路１２及び１４は第１図のセル１０を駆動するのに使
用したものと同一のものとすることが可能である。メモ
リセル１６０をイネーブル乃至はアドレスする為には、
相補的な論理レベルが必要であり、従って、第３図のメ
モリセル１６０はワード線によってイネーブルされ、そ
れが紙状１（−Ｖ（１））となることによりセル１６０
がアドレスされる。

セル１６０は１対の交差結合されたＮチャンネルＩＧＦ
ＥＴ　　Ｎ１６２及びＮ１６４を有しており、それらの
ドレイン１６６及び１６８はデータノードＡ及びＢへ接
続されており、且つそれらのソース１７０及び１７２は
一■（１）（論理低）へ接続されている。接地端子とデ
ータノードＡ及びＢとの間にリーク電流放電抵抗１７４
及び１７６が接続されている。

第３図に於いて、１対のＰチャンネルゲート動作層ＩＧ
ＦＥＴ　　Ｐ１７８及びＰ２Ｓ５が使用されており、夫
々のチャンネルは選択的にデータ線をデータノードＡへ
接続させると共にデータ線をデータノードＢへ選択的に
接続させる様に形成されている。

第３図のメモリセル１６０は第２図のメモリセル１１０
と同様な方法で動作するが、ワード線は通常高（接地）
であり、低状態（−Ｖ（１））となってゲート動作用ト
ランジスタＰ１７８及びＰ２Ｓ５をオンさせ、且つデー
タ線及びデータ線は読取動作の開始時点に於いて論理高
レベル（接地）ヘプリチャージされる点が異なる。

第３図のメモリセル１６０内へ２進数１１１　ＩＴを書
込む動作について例を挙げて要約する。この例に於いて
は、データノードＡは初期的に低状態、即ち−Ｖｏｏで
あり、ラッチトランジスタＮ１６２はオンしており、又
データノードＢは初期的に高状態（接地）であり、ラン
チトランジスタＮ１６４はオフしている。回路１２及び
１４がデータ線を高状態（接地）へドライブすると共に
データ線を紙状＠（−■（１））へドライブし、次いで
ワード線が低状態（−ＶＣＸ））ヘトライブされてゲー
ト動作用トランジスタＰ１７８及びＰＩ　８０をオンさ
せる。この様な条件下に於いて、ゲート動作用トランジ
スタＰ１８０はソースフォロワモードで動作し、奇生容
量１８４を充電することによってデータノードＢを低状
態（−Ｖｃｏ）への変化を開始し、その結果交差結合さ
れているラッチトランジスタＮ１６２を部分的にオフさ
せる。同時に、共通ソースモードで動作しているゲート
動作用トランジスタＰ１７８がデータノードＡを論理高
く接地）へ変化させ始め、奇生容量１８２を放電させる
ので、データノードＡ上の電圧は、ラッチ用トランジス
タＮ１６２がオフする場合に接地レベルまで増加するこ
とが可能である。理解される如く、スレッシュホールド
電圧■Ｔオフセットは、データノードＢが完全に論理低
状態に到達する前にゲート動作用トランジスタＰ１８０
をオフさせるが、ゲート動作用トランジスタＰ１８０が
導通状態でなくなる前に、ラッチ用トランジスタＮ１６
４のゲート（ノードＡへ交差結合されている）が高状態
（接地）となることによりラッチ用トランジスタＮ１６
４がオンされる。従って、データノードＢは積極的に完
全に低状態（−Ｖ■）へプルされ、その際に寄生容量１
８４を完全に放電させる。

第４図に関し、第２図の回路を構成する特定の構造につ
いて説明するが、それはリーク放電抵抗１２８及び１３
０を実際の回路内に形成することが可能な本発明に基づ
く種々の方法の記載に従って説明する。

便宜上、第２図の電気的回路図に於ける記号に対応する
構造的要素を示す為に第４図に於いて同一の参照番号を
使用している。理解される如く、第４図は１つの例示的
な構造を表わすものであるが、それは極めて概略的な描
写であって、当業者等によって理解される如く、実際的
なデバイスに於いて必要とされる従来の多くの特徴を削
除しである。又、第４図は断面図であって、必要とされ
る表面メタリゼーションパターンを例示的な方法のみに
よって示しである。

第４図のメモリセル構造はＮ−導電型のシリコン半導体
基板乃至はウェハの１部２００の上に形成されており、
理解される如く、その部分は多数の個別的なメモリセル
を有する全体的な集積回路メモリ基板の小さな１部であ
るに過ぎない。基板２００内にＰ十導電型ソース領域１
１７及び１２０とＰ十導電型ドイレン領域１１８及び１
２２を形成することによって従来の方法によりラッチ用
ＩＧＦＥＴ　　Ｐ１１４及びＰ１１６が設けられている
。これらのＰ十導電型領域は従来の技術を使用して形成
されている。ラッチ用トランジスタＰ１１４及びＰ１１
６のゲート電極１２４及び１２６は適宜の絶縁性酸化層
２０２及び２０４によって取囲まれており、それらはゲ
ート絶縁層として機能する酸化物部分２０６及び２０８
を有している。ゲート電極１２４及び１２６はそれ自身
適宜の導電性物質から構成することが可能であり、例え
ばモリブデン乃至は高度にドープしたポリシリコンで構
成することが可能である。ＩＧＦＥＴＰ１１４及びＰ１
１６はエンハンスメント型デバイスであるから、導電チ
ャンネルはゲート電極１２４及び１２６へ印加される適
宜の電圧によって誘起された場合にのみ存在するもので
あって、これらの誘起された導電チャンネルを２１０及
び２１２として示しである。

ＩＧＦＥＴ　Ｐ１１４及びＰ１１６のソース領域１１７
及び１２０への十Ｖ（１）への接続は＋Ｖｏ。

電極２１４ヘオーミツクコンタクトを形成することによ
って達成されている。付加的に、基板２００を＋Ｖｃｏ
ヘバイアスすると共にソース１１７及び１２０を基板へ
接続する為に、基板表面２００に於いてＮ＋導電型領域
２１６が形成されており、電極２１４とオーミックコン
タクトが成されている。

Ｎチャンネルゲート動作用ＩＧＦＥＴ　　Ｎ１３８及び
Ｎ１４０も同様に基板２００内に形成されている。しか
しながら、ゲート動作用トランジスタＮ１３８及びＮ１
４０のチャンネルはラッチ用トランジスタＰ１１４及び
Ｐ１１６と比較して反対の導電型であるので、これらト
ランジスタ対の１つの対に対し別個のウェル領域を設け
ねばならない。図示例に於いては、トランジスタＮ１３
８のＮ十導電型主端子領域１４２及び１４４とトランシ
タＮ１４０のＮ−導電型主端子領域１４８及び１５０を
形成する前に、基板２００内にＰ−導電型部分２１８及
び２２０からなる別個のウェル領域が形成されている。

ウェル領域２１８内のＰ十領域２３２及びその上に設け
られている電極２３４は、ウェル領域２１８を接地接続
させている。

更に、ウェル領域２２０内のＰ十領域２３２とその上に
設けられている電極２３４とによってウェル領域２２０
は接地接続されている。

上述した如く、リーク放電抵抗１２８及び１３０を形成
する為に種々の技術を使用することが可能であり、この
様な技術の幾つかを第４図に示しである。

これらの技術の１つは、セル１１０の路上力に形成した
抵抗の海を包含するものであって、例えばドープしてい
ない真性ポリシリコン（多結晶シリコン）の様な高固有
抵抗ポリシリコンからなる層２２２を有している。抵抗
の海２２２の上表面上にそれと電気的にコンタクトする
と共に２２２に於いて接地基準電位へ接続されて接地電
極２２４が形成されている。この抵抗の海２２２は、従
来のフィールド酸化膜として考えることの可能な絶縁酸
化層２２６によって基板２００から絶縁されている。

リーク電流放電径路の構造を完成する為に、第１及び第
２インピーダンス電極２２８及び２３０が、夫々ラッチ
用トランジスタのドレイン領域１１８及び１２２の何れ
かに接続され、又ゲート動作用トランジスタの主端子領
域１４４及び１５０（これらは互いに電気的に接続され
ている）へ接続され、且つ高固有抵抗ポリシリコン層２
２２と電気的にコンタクトしている絶縁層２２６を介し
て延在して設けられている。

抵抗の海２２２のインピーダンスは、トランジスタを介
して＋Ｖｃｏへ接続されていない全てのノードが接地へ
リークすることを確保するのに少なくとも十分なもので
ある。抵抗の海２２２は本回路の全て又は選択した部分
を被覆することが可能である。

データノードＡ及びＢを接地状態に維持する為の高イン
ピーダンスリーク電流放電径路１２８及び１３０は抵抗
の海２２２を有することが必要なものでもなく、又それ
らは識別することが可能な抵抗を有することが必要なも
のでもない。特に、例えばゲート動作用トランジスタＮ
１３８及びＮ１４０等の様なその他のリーク径路をセル
１１０内に設けることが可能である。１例として、電極
２３４を接地電位へ接続させることによってＰ十導電型
コンタクト領１ｆｉ２３２によりウェル領域２１８及び
２２０を接地電位へ接続させることが可能である。従っ
て、第４図に於いて大略２３６及ｄ２３８で示しである
逆バイアスされたＰＮ接合ダイオードはトランジスタＮ
１３８及びＮ１４０の端子領域１４４及び１５０と回路
接地との間に形成される。適宜のプロセス設計によって
、ノードＡ及びＢを放電する為にこれらのダイオード２
３６及び２３８を十分にリーク性のものとすることが可
能である。別の言い方をすれば、ゲート動作様トランジ
スタＮ１３８及びＮ１４０のリークがラッチ用トランジ
スタＰ１１４及びＰ１１６のリークを超えるものである
。

データノードＡ及びＢ用のリーク電流放電径路を有する
ことの可能なゲート動作用トランジスタＮ１３８及びＮ
１４０内の別のリーク径路は主端子１４２及び１４４と
１４８及び１５０との間に存在している。この場合のリ
ークは、データノードＡ及びＢからデータ線及びデータ
線へ対して発生する。このリーク径路も又適宜のプロセ
ス設計によって設けることが可能である。回路機能、特
に回路１２′及び１４−（第２図）の機能は、データを
失うことなしに長期間のスタティック動作が望まれる場
合には、データ線及びデータ線がそれらのプリチャージ
されたレベル（論理低）へ大略維持される様なものでな
ければならない。

第２図に示される様なセルであって接地へのリーク径路
が全く存在しないセルの動作が可能であるが、この様な
構成に於いてデータを長時間ストアすることは通常不可
能であり、従ってその場合にはダイナミックメモリを構
成することとなる。

この様なセルを第５図に示してあり、それはリーク電流
放電抵抗１２８及び１３０を除去した点を除いては第２
図のセルと同一の構成である。データを回復する為の読
取サイクルが十分に行なわれデータが失われない様にす
ることにより、この様なダイナミックメモリを使用する
ことが可能である。ダイナミックメモリは従来公知であ
る。

以上゛、本発明の具体的実施の態様について詳細に説明
したが、本発明はこれら具体例にのみ限定されるべきも
のではなく、本発明の技術的範囲を逸脱することなしに
種々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は交差結合したＩＧＦＥＴタイプの従来のメモリ
セルを示した電気的回路図、第２図は本発明に基づくメ
モリセルの１実施例を示した電気的回路図、第３図は本
発明に基づくメモリセルの別の形態を示した電気的回路
図、第４図は本発明に基づいており且つ第２図の回路に
対応するメモリセルの物理的構造を表わす極めて概略的
な断面図、第５図は本発明に基づくメモリセルの別の実
施例を示した電気的回路図、である。 （符号の説明） １２’、１４’：　　相補的入力ドライバ・検知回路２
０：　電圧（＋Ｖ（１））供給ノード２２：　電圧（接
地）供給ノード １１０：　メモリセル １１２：　ランチ Ｐ１１４．Ｐ１１６　：　　ＰチャンネルＩＧＦＥＴ１
１７．１２０：　　ソース端子 １１８．１２２　：　　ドレイン端子 １２４：　ゲート １２８．１３０　：　　リーク放電抵抗１３２．１３４
　＋　　寄生容量 １３６二　ゲート動作回路 Ｎ１３８．Ｎ１４０　：　　ＮチャンネルＩＧＦＥＴ１
４２．１４４，１４８，１５０　：　　主端子１４６．
１５２　：　　ゲート端子 Ａ、Ｂ：　　データノード 特許出願人　　　ゼネラル・エレクトリック・カンパニ
イ 図面の浄書（内容に変更なし） ＪＥη百手ｌ Ａす ｊｉ万丹３ 手続補正書 昭和５９年　２月　８日 特許庁長官　　若　杉　和　夫　　殿 １、事件の表示　　　昭和５８年　特許願　第　２３８
０６５　　号２、発明の名称　　　電力散逸を減少させ
たＭＯ３ランダムアクセスメモリ用の交差結合型トラン
ジスタメモリセル３、補正をする者 事件との関係　　　特許出願人 ４゜復代理人 ５、補正命令の日付　　自　発 ６、補正により増加する発明の数　　な　し７、補正の
対象　　　　図　面 ８、補正の内容　　　　別紙の通り

Claims (1)

1. 【特許請求の範囲】 １、第１及び第２の相補的データ人力／出力線及びセル
   イネーブル信号を担持するワード線へ接続される２進メ
   モリセルに於いて、１対の電圧供給ノードを有しており
   、第１及び第２の相補的データ人力／出力ノードを有し
   ており、一方のチャンネル導電型の１対の絶縁ゲート型
   電界効果トランジスタを具備するラッチを有しており、
   前記ラッチトランジスタの一方のチャンネルは前記第１
   データノードを前記電圧供給ノードの一方へ選択的に電
   気的に接続させるべく設けられており、前記ラッチトラ
   ンジスタの他方のチャンネルは前記第２データノードを
   前記電圧供給ノードの前記一方のノードへ選択的に電気
   的に接続すべく設けられており、前記一方のラッチトラ
   ンジスタのゲートは前記第２データ／−ドヘ電気的に接
   続されており、前記他方のラッチトランジスタのゲート
   は前記第１データノードへ電気的に接続されており、チ
   ャンネル導電型が反対極性の１対の絶縁ゲート型電界効
   果トランジスタを具備するゲート動作回路を有しており
   、一方のゲート動作トランジスタのチャンネルが前記第
   １データノードを前記第１データ線へ選択的に電気的に
   接続させるべく設けられており、前記他方のゲート動作
   トランジスタのチャンネルが前記第２データノードを前
   記第２データ線へ選択的に電気的に接続させるべく設け
   られており、前記夫々のゲート動作！・ランジスタのゲ
   ートが前記ゲート動作トランジスタのチャンネルを介し
   て導電度を制御する為に前記ワード線へ接続すべく設け
   られていることを特徴とするセル。 ２、特許請求の範囲第１項に於いて、前記第１及び第２
   データノードを前記電圧供給ノードの他方へ夫々電気的
   に接続させている第１及び第２高インピーダンスリーク
   電流放電径路を有することを特徴とするメモリセル。 ３．特許請求の範囲第２項に於いて、前記１対の電圧供
   給ノードの前記一方のノードが前記１対の電圧供給ノー
   ドの前記他方のノードに関して正電圧供給ノードであり
   、前記ラッチトランジスタがＰチャンネル絶縁ゲート型
   電界効果トランジスタであり、前記ゲート動作トランジ
   スタがＮチャンネル絶縁ゲート型電界効果トランジスタ
   であることを特徴とするメモリセル。 ４、特許請求の範囲第２項に於いて、前記リーク電流放
   電径路が、前記データノードと電気的コンタクトしてい
   る部分を具備すると共に前記電圧供給ノードの前記他方
   のノードと電気的コンタクトしている部分を具備する抵
   抗の海を有することを特徴とするメモリセル。 ５、特許請求の範囲第３項に於いて０、前記リーク電流
   放電径路が、前記データノードと電気的コンタクトをし
   ている部分を具備すると共に前記電圧供給ノードの前記
   他方のノードと電気的コンタクトをしている部分を具備
   する抵抗の海を有することを特徴とするメモリセル。 ６、特許請求の範囲第２項に於いて、前記第１リーク電
   流放電径路が、前記第１データノードと前記電圧供給ノ
   ードの前記他方のノードとの間の１個のゲート動作トラ
   ンジスタ内に包含されているリーク径路を有しており、
   且つ前記第２リーク電流放電径路が前記第２データノー
   ドと前記電圧供給ノードの前記他方のノードとの間の他
   方のゲート動作トランジスタ内に包含されているリーク
   径路を有することを特徴とするメモリセル。 ７、特許請求の範囲第３項に於いて、前記第１リーク電
   流放電径路が前記第１データノードと前記電圧供給ノー
   ドの前記他方のノードとの間の一方のゲート動作トラン
   ジスタ内に包含されているリーク径路を有しており、前
   記第２リーク電流放電径路が前記第２データノードと前
   記電圧供給ノードの前記他方のノードとの間の他方のゲ
   ート動作トランジスタ内に包含されているリーク径路を
   有することを特徴とするメモリセル。 ８、特許請求の範囲第２項に於いて、前記第１リーク電
   流放電径路が前記第１データノードと前記第１データ線
   との間の一方のゲート動作トランジスタ内に包含されて
   いるリーク径路を有しており、前記第２リーク電流放電
   径路が前記第２データノードと前記第２データ線との間
   の他方のゲート動作トランジスタ内に包含されているリ
   ーク径路を有しており、前記データ線が前記他方の電圧
   供給ノードの電位にある場合に前記データノードが放電
   されることを特徴とするメモリセル。 ９、特許請求の範囲第３項に於いて、前記第１リーク電
   流放電径路が前記第１データノードと前記第１データ線
   との間の一方のゲート動作トランジスタ内に包含されて
   いるリーク径路を有しており、前記第２リーク電流放電
   径路が前記第２データノードと前記第２データ線との間
   の前記他方のゲート動作トランジスタ内に包含されてい
   るリーク径路を有しており、前記データ線が前記他方の
   電圧供給ノードの電位にある場合に前記データのノード
   が放電される事を特徴とするメモリセル。 １０、半導体基板上に形成されており、且つ１対の電圧
   供給線と、第１及び第２の相補的データ人力／出力線と
   、セルイネーブル信号を担持するワード線とを具備する
   集積回路メモリに於いて、メモリセルが、チャンネルが
   一方の導電型である１対の絶縁ゲート型電界効果トラン
   ジスタを具備したラッチを有しており、各ラッチトラン
   ジスタは前記基板内に形成されており前記一方の導電型
   のソース領域とドレイン領域とを具備すると共に前記ソ
   ース領域と前記トレイン領域との間に導通チャンネルを
   誘起する様に前記基板上に形成されている絶縁ゲート電
   極を具備しており、前記ラッチトランジスタのソース領
   域は互いに電気的に接続されると共に前記１対の電圧供
   給線の一方へ接続されており、前記ラッチトランジスタ
   の一方の前記ゲート電極は前記他方のラッチトランジス
   タの前記ドレイン領域へ電気的に接続されており、前記
   他方のラッチトランジスタの前記ゲート電極は前記一方
   のラッチトランジスタの前記ドレイン領域へ電気的に接
   続されており、前記ラッチトランジスタのトレイン領域
   は夫々用１及び第２デ−少入力／出力ノードを画定して
   おり、又前記メモリセルがチャンネルが反対の導電型で
   ある１対の絶縁ゲート型電界効果トランジスタを具備し
   たゲート動作回路を有しており、各ゲート動作トランジ
   スタは前記基板内に形成されており前記反対導電型の１
   対の主端子領域を具備すると共に前記主端子領域間に導
   通チャンネルを誘起する様に前記基板上に形成されてい
   る絶縁ゲート電極を具備しており、前記ゲート動作トラ
   ンジスタの一方の前記主端子領域の一方が前記第１デー
   タ線へ電気的に接続されており、前記一方のゲート動作
   トランジスタの前記主端子領域の他方が前記第１ラツチ
   トランジスタのドレイン領域へ電気的に接続されており
   、前記他方のゲート動作トランジスタの前記主端子領域
   の一方が前記第２データ線へ電気的に接続されており、
   前記他方のゲート動作トランジスタの前記主端子領域の
   他方が前記第２ラツチトランジスタのドレイン領域へ電
   気的に接続されており、前記ゲート動作トランジスタの
   前記主端子領域間の導通を制御する為に前記ゲート動作
   トランジスタの前記ゲート電極が前記ワード線へ電気的
   に接続されており、前記トランジスタ対の一方の対が前
   記一方の対の前記トランジスタのチャンネルの導電型に
   関し反対の導電型の少なくとも１個のウェル領域内に形
   成されており、前記ウェル領域は前記基板内に形成され
   ており２．且つ前記第１及び第２データノードを前記１
   対の電圧供給線の他方へ夫々電気的に接続する為の第１
   ．及び第２高インピーダンスリーク電流放電径路を有す
   ることを特徴とするメモリセル。 １１、特許請求の範囲第１０項に於いて、前記ラッチト
   ランジスタのソース領域が前記他方の電圧供給線に関し
   正である一方の電圧供給線へ電気的に接続されており、
   前記ラッチトランジスタがＰ導電型ソース領域及びドレ
   イン領域を具備するＰチャンネル絶縁ゲート型電界効果
   トランジスタであり、前記ゲート動作トランジスタがＮ
   導電型主端子領域を具備するＮチャンネル絶縁ゲート型
   電界効果トランジスタであることを特徴とするメモリセ
   ル。 １２、特許請求の範囲第１０項に於いて、前記少なくと
   も１個のウェル領域内に形成されているトランジスタ対
   の前記一方の対が前記１対のゲート動作トランジスタで
   あることを特徴とするメモリセル。 １３、特許請求の範囲第１１項に於いて、前記少なくと
   も１個のウェル領域内に形成されているトランジスタ対
   の前記一方の対が前記１対のゲート動作トランジスタで
   あり、且つ前記ウェル領域がＰＩ導電型あることを特徴
   とするメモリセル。 １４、特許請求の範囲第１０項に於いて、前記リーク電
   流放電径路が、前記基板を少なくとも部分的に被覆して
   おり且つ絶縁層によって前記基板から電気的に絶縁され
   ている高固有抵抗ポリシリコン層と、前記高固有抵抗ポ
   リシリコン層と電気的コンタクトをしていると共に前記
   １対の電圧供給線の前記他方の線と電気的に接続されて
   いる接地電極と、前記一方のラッチトランジスタのドレ
   イン領域か又は前記一方のゲート動作トランジスタの他
   方の主端子領域の一方と電気的に接続されており且つ前
   記絶縁層を延在して前記高固有抵抗ポリシリコン層と電
   気的コンタクトをしている第１インピーダンス電極と、
   前記他方のラッチトランジスタのドレイン領域か又は前
   記他方のゲート動作トランジスタの他方の主端子領域の
   一方と電気的に接続されており且つ前記絶縁層を延在し
   て前記高固有抵抗ポリシリコン層と電気的コンタクトを
   している第２インピーダンスＮ極とを有することを特徴
   とするメモリセル。 １５、特許請求の範囲第１１項に於いて、前記リーク電
   流放電径路が、前記基板を少なくとも部分的に被覆して
   おり且つ絶縁層によって前記基板から電気的に絶縁され
   ている高固有抵抗のポリシリコン層と、前記高固有抵抗
   ポリシリコン層と電気的コンタクトをしており且つ前記
   １対の電圧供給線の前記他方の線へ電気的に接続されて
   いる接地電極と、前記一方のラッチトランジスタのドレ
   イン領域又は前記一方のゲート動作トランジスタの他方
   の主端子領域の一方へ電気的に接続されると共に電気絶
   縁層を延在して前記高固有抵抗ボリシリコン層と電気的
   コンタクトをしている第１インピーダンス電極と、前記
   他方のラッチトランジスタのドレイン領域か又は前記他
   方のゲート動作トランジスタの他方の主端子領域の一方
   へ電気的に接続されると共に前記絶縁層を延在して前記
   高固有抵抗ポリシリコン層と電気的コンタクトをしてい
   る第２インピーダンス電極とを有することを特徴とする
   メモリセル。 １６、特許請求の範囲第１２項に於いて、前記リーク電
   流放電径路が、前記一方の主端子領域の各々と前記ウェ
   ル領域との間の前記ゲート動作トランジスタの各々の中
   に逆バイアスされたＰＮ接合ダイオードが形成される様
   に前記ウェル領域と前記電圧供給線の前記他方の線との
   間の電気的接続を有しており、前記ゲート動作トランジ
   スタが前記ＰＮ接合ダイオードを介して前記ノード上の
   リーク電流を放電させるのに十分なリークを有する様に
   構成されていることを特徴とするメモリセル。 １７、特許請求の範囲第１３項に於いて、前記リーク電
   流放電径路が、前記ウェル領域と前記電圧供給線の他方
   の線との間の電気的接続を有しており、従って逆バイア
   スされたＰＮ接合ダイオードが前記一方の主端子領域の
   各々と前記ウェル領域の間の前記ゲート動作トランジス
   タの各々の中に形成されており、前記ゲート動作トラン
   ジスタが前記ＰＮ接合ダイオードを介して前記ノード上
   のリーク電流を放電させるのに十分なリークを有する様
   に構成されている事を特徴とするメモリセル。 １８、特許請求の範囲第１０項に於いて、前記リーク電
   流放電径路が前記ゲート動作トランジスタ主端子領域間
   の前記ゲート動作トランジスタ内に包含されており、前
   記ゲート動作トランジスタが前記データ線が前記他方の
   電圧供給線の電圧にある場合に前記ノード上のリーク電
   流を放電させるのに十分なリークを有する様に構成され
   ていることを特徴とするメモリセル。 １９、特許請求の範囲第１１項に於いて、前記リーク電
   流放電径路が前記ゲート動作トランジスタの主端子領域
   間の前記ゲート動作トランジスタ内に包含されており、
   前記ゲート動作トランジスタが前記データ線が前記他方
   の電圧供給線の電圧にある場合に前記ノード上のリーク
   電流を放電させるのに十分なリークを有する様に構成さ
   れていることを特徴とするメモリセル。