JPS58142565A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術的背景〕 本発明はＭＯＳメモリ・デバイスに係り、更に具体的に
は本発明は不揮発性バック・アップ記憶能力を有するダ
イナミック型のＭＯＳ　　ＲＡＭ（ランダム・アクセス
・メモリ）に係る。

単一シリコン・チップに不揮発性ＲＡＭを設ける多大の
研究がなされてきた。単一シリコン・チップ上に作られ
た不揮発性ＲＡＭが得られる膿諷不揮発性を達成する最
も普通の技法はＭＯＳメモリのためにバック・アップ用
バッテリを用いる事であった。主電源が故障する場合、
それが回復するまでデバイスに電力を供給するためにバ
ッテリに自動的に切り換えられた。一般にこの装置は、
バッテリが高価であり、周期的メインテナンス及び取り
換えを要し、もしバッテリが故障すると、メモリに記憶
されたデータが消失するが故に満足なものではない。こ
れらつ理由から、バッテリのバック・アップを要しない
不揮発性ＲＡＭを提供することが望まれる。

単一のシリコン・チップ上に形成された不揮発性メモリ
・デバイスがＤ＋　Ｍａｒｉａ　等の論文”Ｄｕａｌ−
Ｅｌｅｃｔｒｏｎ　　Ｉｎｊｅｃｔｏｒ−８ｔｒｕｃｔ
ｕｒｅＥｌｅｃｔｒｉｃａｌｌｙ　Ａｌｔｅｒａｂｌｅ
　　Ｒｅａｄ−ＯｎｌｙＭｅｍｏｒｙ　Ｍｏｄｅｌ　　
５ｔｕｄｉｅｓ”、　ＩＥＥＥＴｒａｎｓａｃｔｉｏｎ
ｓ　　ｏｎ　　Ｅｌｅｃｔｒｏｎ　　Ｄｅｖｉｃｅｓ。

Ｖｏｌ、ＥＤ−２８、Ａ９、Ｓｅｐｔｅｍｂｅｒ　　１
９８１等←開示されている。このメモリ・デバイスは制
御ゲート及びフローティング多結晶シリコン・ゲートの
間にＤＥＩ　Ｓ　（Ｄｕａｌ　　ＥｌｅｃｔｒｏｎＩｎ
ｊｅｃｔｏｒ　　５ｔａｃｋ　　）材か配置されたｎチ
ャネルＭＯ８）ランジスタよりなるセル構造体を用いて
いる。書込は制御ゲートに負電圧を印加する事によって
実施される。この負電圧によって、ＤＥＩＳ材の最上部
のシリコンに富んだ５ｉ０２インジ工クタ層からフロー
ティング・ポリシリコン層への電子の注入が生じる。同
様にして、消去は制御ゲートへ正電圧を加え、ＤＥＩＳ
材の底部のシリコンに富んだ５ｉ０２インジ工クタ層か
らフローティング・ポリシリコン層へ電子を注入させる
事１でよって実施される。

第４Ａ図に示す様にＤＥＩＳ材は２つのシリコンに富ん
だ５ｉ０２インジ工クタ層４１及び４６の間にサンドイ
ッチ状に配置された５ｉＯｚの絶縁層４２によって形成
きれる。シリコンに富んだ５ｉ０２インジ工クタ層の外
側に直接ポリシリコン層が配置される。下方の層はフロ
ーティング・ゲート電極であり、上方はゲート線へ接続
はれる。

この材料のｔａｇ　Ｉ−Ｖｏ８特性が第４Ｂ図に示され
る。充分な大きさの正電圧Ｖ。８が印加されるＶ 場合、その材料を流れる電流けＩ＝■ｏ、ｅ　ＰＣ８で
あり、デバイスに対して充分な大きさの負電圧■。８が
印）＋［］される場合、負の電流Ｉ＝■ｏＮＶ ｅＮに：Ｓが流れる。ここでＩ　　　、Ｉ　　　。

ＯＰ　　　　　ＯＮ ＫＰ％ＫＮはそれぞれ定数である。また、電圧Ｖ。８の
大きさが充分小さい場合、その材料を通して電流が実質
的に流れない。

ＤｉＭａｒｉａ　　等め論文におけるメモリ・デバイス
は事実不揮発性の記憶能力を提供し、いくつかの応用面
に於いて極めて有用であるが、ＲＡＭが常用されてきた
多くの応用面に於ては受は容れられない。その理由はメ
モリ・セルに対するデータの書込、読取時間が相対的に
大きい事である。更に、このタイプのセルに於ては、制
限された数（例えば１００００）の読取及び書込動作し
か実、怖し得ないという重大な欠点が存在する。

より高速の通常の動作速度を達成するとともに、不揮発
性メモリの能力を維持する為に、不揮発性記憶能力を有
しないより高速度の記憶セルに対して不揮発性のパック
・アップ記憶セルを対にして用いるいくつかの提案がな
された。通常の連続動作に於いて、メモリは揮発性セル
を用いて動作する。もしも電源が故障するならば、コン
デンサの様な貯蔵源から比較的短期間パック・アップ電
力が供給される。主電力源が故障するや、揮発性セルか
らのデータがパック・アップ電源からの電力を用いて対
になった不揮発性セルへ移される。

通常の電源が回復すると、不揮発性セルから揮発性セル
へのデータ戻し動作か行なわれる。そして通常のメモリ
動作が連続する。このタイプのメモリの例が”　Ｆｉｖ
ｅ　　Ｖｏｌｔ　　０ｎｌｙ　Ｎｏｎ−Ｖｏｌａｔｉｌ
ｅＲＡＭ　　Ｏｗｅｓ　　Ｉｔ　　Ａｌｌ　　Ｔｏ　　
Ｐｏ１ｙｓｉｌｉｃｏｎ”、Ｅｌｅｃｔｒｏｎｉｃｓ、
０ｃｔｏｂｅｒ　１１．１９７９、ｐ、１１１及び”　
Ｃｏｍｐｌｅｔｅｌｙ　ＥｌｅｃｔｒｉｃａｌｌｙＥｒ
ａｓａｂｌｅ　　Ｍｅｍｏｒｙ　　Ｂｅｈａｖｅｓ　　
ＬｉｋｅＡ　　Ｆａｓｔ　、Ｎｏｎ−Ｖｏｌａｔｉｌｅ
　　＜ＡＭ”、Ｅｌｅｃｔｒｏｎｉｃｓ、　　　　Ｍａ
ｙ　　１　０％　　　１　９　７　９．　　　ｐ。

１２８等の論文に示されている。

これら提案のデバイスは電力故障時に使用するための不
揮発性メモリを用いて増大された尋小動作速度を与える
が、メモリ・セルの密閣け、バッテリで電力供給される
揮発１’ｌＥＲＡＭ装置に較べてコスト／性能からして
魅力を欠く。これはメモリの揮発性セルのためにスタチ
ック型メモリ・セルを用いる点に負う重大である、公知
の如く、スタチックＭＯＳメモリ・セルはセルあたり比
較的大きなチップ表面積を要する２トランジスタ・フリ
ップ・フロップ配列を用いる。

多くの応用面に於いて、ダイナミック・セルを用いるＲ
ＡＭを用いる事が好ましい。その理由はセルを周期的に
リフレッシュしなければならない点は別にしてよりずっ
と高度なセル密度が得られるからである。このタイプの
メモリは“６４ＫＤｙｎａｍｉｃ　　ＲＡＭ　　Ｎｅｅ
ｄｓ　　０ｎｌｙ　　Ｏｎｅ　５−Ｖｏｌｔ　　５ｕｐ
ｐｌｙ　　ｔｏ　　０ｕｔｓｔｒｉｐ　　１６ＫＰａｒ
ｔｓ”、　Ｅｌｅｃｔｒｏｎｉｃｓ、　　Ｓｅｐｔｅｍ
ｂｅｒ２８．１９７８に示される。このＲＡＭにおける
各メモリ・セルは単一のＭＯＳトランジスタ及び記憶コ
ンデンサのみを必要とするにすぎない。しかしながら、
この論文のメモリは不揮発データ機能を有しない。

ＵＳＰ４０５５８３７に於いて、ダイナミック単一トラ
ンジスタ・メモリ素子が開始される。メモリ・アレイの
メモリ・セルはワード線へゲートが結合され、書込線及
びビット線の間に金暎誘電体半導体コンデンサに対して
ソ：−ス及びドレインが直列に結合さ一７″したＭＯＳ
トランジスタからなる。

この配列体は電力の回復に続いて正常な動作を再開する
ために、回復動作を実施する事が必要であるという欠点
を有する。叩ちデノ（イスは潜在的データの記憶機能を
有しないのである。デノくイスは回復動作が実行された
後その不揮発記憶セルに主要データ・セットを保持し得
ない。

従って本発明の目的は不揮発性パック・アップ記憶機能
を有する高速ＭＯＳメモリ・デノ（イスを提供する事に
ある。

本発明の他の目的は不揮発性配憶機能に加えて潜在デー
タ記憶機能を有するメモリ・デノ（イスを提供する事で
ある。

本発明の他の目的は超小型、単純構造のメモリ・デバイ
スを提供する事にある。

〔発明の概要〕

上記目的に従って多数のダイナミック不揮発性メモリ・
セルよりなるメモリ・プレイが提供される。各メモリ・
セルはソースがビット線に、ケートがワード線に結合さ
れた第１０ＦＥＴよりなる揮発性ダイナミック・メモリ
素子を有する。第１０ＦＥＴのドレインはデータ・ノー
ド（節点）へ結合され、ドレイン電源がデータ記憶コン
デンサを介してそのデータ・ノードに結合される。更に
データ・ノードには不揮発性メモリ素子が接続される。

不揮発性メモリ素子はフローティング・ゲート素子及び
離隔した制御ゲート素子を有する２重ゲートの第２０Ｆ
ＥＴよりなる。フローティング・ゲート素子の電位は前
述のＤＥＩＳ絶縁層を通して流れる電流によって制御さ
れる。フローティング・ゲートはＤＥＩＳ材がフローテ
ィング・ゲート上に配置された状態で、ゲート酸化物層
によって第２ＦＥＴのチャネルから絶縁される。ゲート
酸化物層によってチャネルから絶縁される第２制御ゲー
トにはフローティング・ゲート上に記憶された電荷量即
ちフローティング・ゲートの電位に関係なく第２ＦＥＴ
のチャネルをオフ状態に転じるための制御電圧源が接続
される。

更に、本発明に従って、その様なメモリ・セルを動作さ
せる技法を示す。揮発性ダイナミック素子から不揮発性
セルへデータを移すために、フローティング・ゲートは
まず正に、次いで負に駆動される。正の状態に於いて、
もしもデータ・ノードにおけるデータがデータ０−であ
るならば、フローティング・ゲート上に正電荷が記憶さ
れる。負状態の間に、もしもデータ・ノードのデータが
データ１であるならば、負電荷がフローティング・ゲー
トに記憶される。いずれにおいても、フローティング・
ゲートの電位はＤＥＩＳ材噺を流れる電流によって変化
する。フローティング・ゲートに記憶されたデータを回
復するために、１ｌｌｌ］ち、メモリ・セルの不揮発性
素子におけるフローティング・ゲートに記憶されたデー
タをセルのダイナミック部分を転送するために、ダイナ
ミック・セルのデータ・ノードがまずデータ１状態へ強
制される。次に２重ゲートＦＥＴの第２制御ゲートを正
レベルにする。フローティング・ゲートは、もしも正常
、荷で充電されているならば、第２制御ゲート上の正レ
ベルと協働して、２重ゲートＦＥＴのチャネルをオンに
転じ、よってデータ記憶コンデンサの電荷を２重ゲー）
ＦＥＴを介して接地レベルへ放電させ支もしもフローテ
ィング・ゲートが負に充電されるならば、第２ＦＥＴの
フローティング・ゲートの下のチャネル領域はオフ状態
となり、データ記憶コンデンサは放電されず、よってデ
ータ・ノードはデータルベルに維持される。

第２制御ゲート電圧は大地レベルへ戻り、通常動作の開
始を可能にする。

〔実施例の説明〕

第１Ａ図に本発明のメモリ・セルのダイナミック部分を
示す。メモリ・セルのダイナミック素子即ちダイナミッ
ク部分は基本的には第１ＦＥＴ１０及びデータ記憶コン
デンサＣＤからなる。トランジスタ１０のソースはピッ
）［Ｂ／Ｌへ、ケート１２けワード＠Ｗ／Ｌへ、ドレイ
ンはコンデンサＣＤの一方の側へ接続される。コンデン
サＣＤの他方の側はパルス・ドレイン電圧源ｖＤＤへ結
合される。

第１Ｂ図は、第１Ａ図のメモリ・セル部分の断面を示す
。このセルのダイナミック素子はＰ型の基板２０上に作
られる。Ｎ＋ソース領域２１をセルの左側に形成する。

トランジスタの中央部の上に横たわるポリシリコン１藉
２４によってゲートを形成する。コンデンサＣＤを形成
するために、ポリシリコンｌｔｌ！２３の下に注入領域
２２を形成する。

実際に（６，ポリシリコンＩ’Ｎ２３．２４、これらの
間の空間及び基板２００表面は絶縁啼化物で被覆される
。

セルにデータを記憶するために、ワード線Ｗ／Ｌを正電
圧にする。次にコンデンサＣＤはデータ１を記憶するに
は正電圧（コンデンサＣＤのドレイン接続側がそのｖＤ
Ｄ接続側に関して正である）で充電され、あるいはデー
タ０を表わす０電荷を記憶するためにはワード線Ｗ／Ｌ
が正の状態で、ピット線Ｂ／Ｌ及びドレイン電圧ｖＤｏ
が同電位に接続され、よってコンデンサＣ９を放電させ
る。

本発明のメモリ・セル全体を第３図に示す。セルのダイ
ナミック部分は第１Ａ図のそれと同じである。セルの不
揮発性部分がデータ・ノードＤに接続される。不揮発性
部分において、第２ＦＥＴ３０の゛ソース電極がデータ
・ノードＤへ、ドレイン１！極が接地レベルへ接続され
ている。第２ＦＥＴ３０は第１及び第２ゲート３４及び
３５を含む２重ゲート構造を有している。第１ゲート３
４は通常の誘電材を用いて形成されるコンデンサＣ６の
一側へ接続される。コンデンサＣ６の他側はデータ・ノ
ードＤへ接続される。更に第１ゲート３４は第２コンデ
ンサＣｓの一側へ接続される。第２コンデンサＣ８の他
の側はパルス電圧源ＶＰへ接続されろ。パルス電圧源Ｖ
ｓに対して第２ゲート３５が直接接続される。

第６図のセルの物理的構造を第２Ａ図に平面図として、
第２Ｂ図に対応する断面図として示す。

このセルのダイナミック部分の構造体は第１Ｂ図に示し
たものと同じである。但し、注入領域２２けセルの図に
おけるデータ・ノードＤに対応するＮ＋拡散領域３１ま
で伸びている。第２注入領滅ろ７がポリシリコン層３４
の下方のセルの不揮発性部分に形成されている。ＤＥＩ
Ｓ材３２材部２がポリシリコン層３３．３４の間に形成
される。

第２ゲート３５け、ポリシリコン層６４と同じ面内に第
１の部分を有し、ポリシリコンｒ＠３乙の面に第２の部
分を有する２レベル構造として形成される。第２ＦＥＴ
３０のドレインは接地されたＮ＋拡散領域３６へ接ヤさ
れる。

第２Ａ図に明示される様ムＤＥＩＳ材部分３２の面積は
ポリシリコン層３４の面積よりずっと小さい。コンデン
サＣｃけポリシリコン層３４及び注入領域３７０間に形
成され、コンデンサＣ８はＩ）ＥＩＳ材部外部分を介し
てポリシリコン層５′５及びポリシリコン層３４０間に
形成されるので、コンデンサＣの静電、容量はコンデン
サＣｃのそれよりも実質的に小である。セルの不揮発性
部分のフローティング・ゲートはポリシリコン層ろ４に
対応する事は言う迄もない。

種々の層の幾何学的面積は、コンデンサＣ８が導通モー
ドにある場合即ちＤＥＩＳ材のセグメント６２力じンデ
ンサＣｓに電流が流れる点まで印加電モが加えられる場
合に、Ｃ＝２ｃｏ＝１０Ｃ８の関係が維持される様に選
択されるのが好ましい。コンデンサＣ８に印加された電
圧がそれを導通させる程充ぜには高くない場合は、コン
デンサＣ８の静電容量は導電状態にあるそれよりも２〜
ろ倍小である。

種々のポリシリコン層、基板２００表面及びＤＥＩＳ材
の部分３２は絶縁酸化物で被覆される（簡明に図示する
ため第２Ａ図、第２Ｂ図には絶縁酸化物は示されない）
。第２Ａ図、第２Ｂ図に示されるデバイスが公知の半導
体プロセス技術を用いて作ることができる事は当業者に
とって明白であろう。

第２Ａ図、第２Ｂ図及び第６図のセルを通常の書込／読
取モードで、即ち不揮発記憶を用いないで動作させるた
めに、■　及びＶｐが接地電位に維持され、そしてワー
ド線Ｗ／Ｌ及びビット線Ｂ／Ｌが通常のＲＡＭにおいて
動作される。このモードにおいて、フローティング第１
ゲート３４に□ おける電荷はセルのダイナミック部分の動作に実質的に
影響を与えない。これは、コンデンサＣ６及びｃ　ｓ　
ｖＫ＊　ｚ回路においてデータ・ノードＤに接続される
が、またコンデンサＣが比較的に大型であるが、それら
は直列に接続され、コンデンサＣ８が非常に小さいので
、データ・ノードＤに課せられる付加的な容量性負荷が
非常に小さいという事実によるものである。

不揮発性記憶動作が実施される場合、■、はまず正に、
次に負となる様パルス状に加えられる。

パルスの正の部分において、もしもデータ・ノードＤが
データ０レベル（コンデンサＣに記憶される０１１！荷
に対応する）にあるならば、コンデンサＣ８において大
きな正の電圧降下が生じ、よってコンデンサＣ０ＤＥＩ
Ｓ材を通して電流が流れ、ひいてはフローティング第１
ゲート３４における正の電荷が大となる。続く負パルス
において、データ・ノードＤのデータ０状態に関して、
フローティング・ゲート３４上の電荷に対する実質的な
影響はない。データ・ノードＤにおけるデータ１に関し
て、正パルスにおいてはフローティング・ゲート３４の
電荷に対する影響は実質的に存在しない。しかし、負パ
ルスにおいて、データ・ノードＤのデータ１状態はコン
デンサＣにおける大きな負の電圧降下を生じ、よってコ
ンデンサＣ８＋７）ＤＥＩＳ％縁材を通して電流が流れ
、よってフローティング・ゲート６４に負の電荷を生じ
る。

フローティング・ゲート３４の電位が、正パルスに関し
てデータ・ノードＤのデータ１状態及び負パルスに関し
てデータ・ノードＤのデータ０状態の組合せに対して、
実質的に影響をうけない理由はそれらの状態におけるコ
ンデンサＣ８に生じる電Ｆ：Ｅが非常に小さくてＤＥＩ
Ｓ材を導通させ得ないからである。

電力回復動作において、セルの不揮発性部分に記憶され
たデータを回復させるために、Ｖｐを接地レベルに保ち
、通常の記憶動作を用いてコンデンサＣを正に充電する
事によってセルのダイナミック部分にデータ１を書込む
。これに続いて、もしもフローティング・ゲートが正で
あるならば、第２ＦＥＴ３０のチャネルをオン状態に転
じるべく、ｖ８を正電圧にする。もしもフローティング
・ゲート３４が正電荷でもって充電されている（データ
０に対応する）ならば、第１ゲート６４へ下の第２ＦＥ
Ｔ３０のチャネル領域がオン状態に転じられ、コンデン
サＣＤが放電される。一方、もしもフローティング・ゲ
ート３４が負に充電される（データ１に対応）ならば、
第１ゲート３４下の第２ＦＥＴ３０のチャネル領域はオ
フ状態となり、コンデンサＣ９はその正電荷を維持する
。

データの回復動作に続いて、ｖ８が接地レベルにもたら
され、ＲＡＭの通常の動作が開始される。

この時点において、フローティング・ゲートにおける電
荷がデータ回復の際に消失しない事が理解される。即ち
、デバイスには潜在データ記憶即ち潜像の機能が備わっ
ているのである。別の見方をすると、デバイスは読取専
用メモリとして、またＲＡＭとして動作することができ
るのである。

例えば、初期設定のデータ・セットを成る特定の動作の
開始時に使用するためにセルの不揮発性部分に記憶させ
ることができる。動作を初期設定することが再び必要で
ある場合、同じ初期データをセルの不揮発性部分からダ
イナミック・メモリへ移す事ができる。

フローティング・ゲートが不揮発記憶動作を実施するた
めに充電されつつある間、ワード線Ｗ／Ｌは０ボルトに
あり、コンデンサＣＤ１ｃｃ及びＣ８はビット線Ｂ／Ｌ
及び接地レベルから絶縁される。従って、フローティン
グ・グー１ｉ充電されるにつれて、ノードＤにおける電
圧もまた変化するであろう。コンデンサＣ８において必
要量の電圧降下を即ち電圧ストレスを生ぜしめるために
、不揮発性記憶動作の間コンデンサＣＤの電荷を周期的
にリフレッシュする事が必要である。コンデンサＣＤｌ
７）１！荷を正確にリフレッシュするために、ノードＤ
における電圧の行程は不揮発記憶動作の間限定にしなけ
ればならない。セルに関して実施されるべきリフレッシ
ュ動作は第５Ａ図ないし第５Ｄ図の波形に関連して以下
においてより詳細に説明する。

ｖＰの波形を第５Ａ図に示す。第５Ａ図に於いて、矢印
ＲはコンデンサＣＤのリフレッシュ時間を示す。■、は
時間ｔ。における０ボルトから出発し、約時間ｔ３に於
いて最大値に達する様に制御された傾斜でもって立ち上
がる。正のノ（ルスが時間ｔ　において終了したのち、
■　は、０へ戻る。

ｖＰ 次に、時間ｔ　において、ｖＰは制御された傾斜を描い
てその最大値に１で達し、時間ｔ１２において０に戻る
。正及び負のパルスの開始点におけるＶ　の立ち上がり
、立ち下がりの制御された速度はコンデンサＣＤの急激
な放電を防止することにある。もしもＶ、がステップ状
に変化されるならば、コンデンサＶＤにおける電圧は、
リフレッシュ動作を上首尾に実施しうるレベルより低い
レベルまで降下しうる。正及び負のパルスの開始時にお
けるｖＰの傾斜を制御する事によって、コンデンサＣに
おける電圧がコンデンサＣＤのリフレッシュ動作を首尾
よぐ実施しうる限度内に保たれる事が保証される。デー
タ０及びデータ１に関して、コンデンサＣにかかる電圧
ＶＤを第５Ｂ図に示す。この動作におけるフローティン
グ・ゲート３４上の電圧Ｖ　　を、第５Ｂ図の場合に対
Ｇ 応してデータ０、データ１について第５Ｃ図に示す。コ
ンデンサＣにかかる対応した電圧ｖｃｓを第５Ｄ図九ｔ
す。

リフレッシュ動作中の第５図の回路の特定点における電
圧の数学的分析を説明する。

ｖＰｌ／）Ｉ程圧変化は第１ゲート６４において及びデ
ータ・ノードＤにおいて次式の関係に従って表示される
。

これらのノードの電位もまたフローティング・ゲート３
４に見られる全静電容量を充電する電流Ｉｏ８によって
変化する。電流■。８はコンデンサＣ８にかかる電圧の
指数関数であって、よってコンデンサ電圧が変化するに
つれて変化する。公知の回路分析技法を用いてそれは次
の様に示すことができる。

ここで、ｖｏｓ（ｔｌ）＝充電インターバル（期間）の
開始時の０８にかかる電圧 に＝Ｖ　　　の極性に依存するＫ　もしくはＫＮＯ２ｐ （ｔ　Ｆ　　ｊ　ｒ　）　＝フローティング・ゲートの
充電インターバル この式の分析によって、コンデンサＣｓにかかる初期電
圧が、所定のインターバルにおい、てどれだけフローテ
ィング・ゲート電圧が変化するかを決定する支配的なフ
ァクターである事が示された。

更に、フローティング・ゲートの電位が変化するにつれ
て、ノードＤの電圧もまた下記の式で示される量だけ変
化する事に注目されたい。

コンデンサＣＤに記憶されたデータを首尾よくリフレッ
シュするために、ΔＶＤは次の様に制限しなければなら
ない。即ちΔｖＤの最大行程が、リフレッシュ回路が正
しい論理状態を検出できる点を超えない様にしなければ
ならない。

ノードＤにおける電圧変化を生じる支配的ファクタは、 ａ、コンデンサＣ８における初期電圧 す、相対的なコンデンサ寸法 ｃ、’Ｊ７レツシユ・インターバル相互間の時間である
。

データ・ノードＤにおける相対的に許容しうる電圧領域
を第７図に示す。

通常のＲＡＭ動作及び不揮発性記憶動作の両方において
、セルをリフレッシュする念めに用いる回路を第８図に
示す。これは標準タイプのリフレッシュ回路であるので
説明は簡潔に示す。

種々のセルを相互接続するピット線Ｂ／ＬがＦＥＴ５５
を介してフリップ・フロップ回路５２に接続される。第
８図に於いて、２個のセル及び２個の第１トランジスタ
１０−１及び１０−２が示されるが、実際のメモリにお
いては多数のメモリ・セルが用いられる事は言うまでも
ない。リフレッシュ動作を実施するために、データ０及
びデータ１のレベル間の中間の静止状態にフリップ・フ
ロップ回路５２がセットされる。ワード線５１は各リフ
レッシュ・インターバル毎にトランジスタ５５を付勢す
る。各リフレッシュ・インターバルにおいて、ワード線
Ｗ／Ｌ１、Ｗ／Ｌ２、・・・・・・の１つも付勢され、
よってフリップ・フロップ回路５２ヘトランジスタ１０
−１．１０−２、・・・・・・の１つを結合させ、コン
デンサＣ１ＣＤＩ　　　Ｄ２ ・・・・・・の１つを結合する。付勢されたセルのコン
デンサＣＤ上の電荷の状態に依存して、クリップ・フロ
ップ回路５２は第１もしくは第２の状態ヘセットされる
。フリップ・フロップ回路５２のトランジスタは相対的
にかなり大きいので、フリップ・フロップ回路５２が定
められた論理状態の１つにセットされると、それは接続
されたコンデンサＣの電圧を引き、よってコンデンサＣ
Ｄに７５＝　７５−る電圧をリフレッシュする。ブリ・
チャージ回路５６は静止状態にフリップ・フロップ回路
５２をセットするために用いられる。

上述の様に、第８図の回路は一例であって、他のりフレ
ッシュ技法を用いてもよい。例えばＦｏｓｓ等の論文”
　Ｐｅｒｉｐｈｅｒａｌ　　Ｃ１ｒｃｕｉｔｓＯｎｅ−
Ｔｒａｎｓｉｓｔｏｒ　　Ｃｅ１ｌ　　ＭＯＳ　　ＲＡ
Ｍ’ｓ”、ＩＥＥＥ　Ｊｏｕｒｎａｌ　　ｏｆ　　５ｏ
ｌｉｄ　　５ｔａｔｅＣｉｒｃｕｉｔｓ　、ｖｏｚ、ｓ
ｃ　−１０，４５，０ｃｔｏｂｅｒ１９７５、ｐｐ、２
５５−２６１を参照されたい。

成る例においては、不揮発性記憶動作において、通常の
読取書込信号が許容するよりも大きな信号のふれをデー
タ・ノードＤに於いて生じる事が望１れる。これを達成
する回路を第９図に示す。この回路において、トランジ
スタ６０ないし６３力玉フリツプ・フロップ回路５２に
付加された。トランジスタ６１及び６３のゲートにクロ
ック信号が与えられる。通常のＲＡＭ動作において、ク
ロックはオフ状態にあ扶、ワード線ドライバ５１は通常
のｖＤＤレベルに付勢される。不揮発性記憶動作におい
て、データ・ノードＤがビット線高電圧レベルまで充電
されうる様にワード線ドライバ５１に電圧レベルｖＮｖ
−８Ｔが印加される。ビット＃Ｂ／Ｌは、フリップ・フ
ロップ回路５２がデータ・ノードＤにおける状態を感知
し、データ・ノードＤをその通常のＶ　　レベルにリフ
レッシＤ ユしたのち、クロック信号を高レベル状態にもたらす事
によって高レベルにされる。即ち、クロック信号はデー
タ・ノードＤをＶ　　からＶＮＶ−８ＴＤ へ充電するために用いられる。

【図面の簡単な説明】

第１Ａ図はメモリ・セルのダイナミック部分を示す図、
第１Ｂ図は第１Ａ図のメモリ・セルの断面図、第２Ａ図
はメモリ・セルの平面図、第２Ｂ図はメモリ・セルの断
面図、第３図は第２Ａ図及び第２Ｂ図に示されるメモリ
・セルの回路図、第４Ａ図は第２Ａ図及び第２Ｂ図に示
されるメモリ・セルに用いられるＤＥＩＳ材の断面図、
第４Ｂ図はＤＥＩＳ材の電気的特性を示す図、第５Ａ図
ないし第５Ｂ図はメモリ・セルのダイナミック部分及び
不揮発性部分間の転送動作を説明するグラフ、第６図は
第３図の回路の等価回路図、第７図はデータ・ノードＤ
の電圧レベルを示す図、第８図はリフレッシュ回路を示
す図、第９図はデータ・ノードＤにおけるよシ大きな信
号のふれを生じる回路を示す図である。 ２０・・・・Ｐ型基板、２１・・・・Ｎ十拡散領域、・
２２・・・・注入領域、２′５・・・・ポリシリロン層
、２４・・・・ゲート（ポリシリコン！１ｉ）、６１・
・・・Ｎ十拡散領域、５２・・・・ＤＥＩＳ材、３′５
・・・・ポリシリコン層、３４・・・・フローティング
・ゲート（ポリシリコン層）、３５・・・・ゲート（ポ
リシリコン＃）、３６・・・・Ｎ＋拡散領域、３７・・
・・注入領域。

Claims (1)

1. 【特許請求の範囲】 各セルが下記構成を有する複数のメモリ・セルからなる
   半導体メモリ装置。 （イ）ダイナミック・メモリ部。 （ロ）上記ダイナミック・メモリ部からのデータ・ビッ
   トを不揮発状態で記憶しそしてデータを消失する事なく
   上記ダイナミック・メモリ部に対してデータを移送する
   ための、上記ダイナミック・メモリ部に結合された不揮
   発性メモリ部。 ｅ→　上記不揮発性メモリ部が２重ゲー）ＦＥＴよりな
   るフローティング・ゲート・メモリ馬子を有している事
   。 に）上記２重ゲー）ＦＥＴの一方のゲーｉｔフローティ
   ング・ゲートであって、該ゲートにおける電荷の状態が
   プログラミング及び消去のためにＤＥＩＳ絶縁構造体を
   介して制御される事。