JPS59121925A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
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- JPS59121925A JPS59121925A JP57227615A JP22761582A JPS59121925A JP S59121925 A JPS59121925 A JP S59121925A JP 57227615 A JP57227615 A JP 57227615A JP 22761582 A JP22761582 A JP 22761582A JP S59121925 A JPS59121925 A JP S59121925A
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- silicide film
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/40—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials
- H10P14/42—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials using a gas or vapour
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- Electrodes Of Semiconductors (AREA)
Abstract
Description
【発明の詳細な説明】
(1)発明の技術分野
本発明は、半導体装置の製造方法に関し、さらに詳しく
述べると、n+半導体領域、例えばn+シリコンと金属
配線、例えばアルミニウム/シリコンとの間のオーミッ
クコンタクト分改良する方法に関する。本発明は、コン
タクト抵抗を安定化するのに有効である。DETAILED DESCRIPTION OF THE INVENTION (1) Technical Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more specifically, to an ohmic connection between an n+ semiconductor region, such as n+ silicon, and a metal interconnect, such as aluminum/silicon. Concerning how to improve contact. The present invention is effective in stabilizing contact resistance.
(2)従来技術と問題点
半導体装置において、基板と金属配線との間のオーミッ
クコンタクトを得るためにいろいろな手法が用いられて
いることは周知の通シである。これらの公知な手法の多
くは、通常、半導体基板の拡散層(n+半導体領域)上
に多結晶シリコン、アルミニウム/シリコン又はアルミ
ニラムノよウナ金属配線を載せるような構造を採用して
いる。ところが、このような構造とした場合、得られる
コンタクト抵抗が不安定である。なぜなら、例えばnシ
リコンとアルミニウム/シリコン間のコンタクトニつい
て見た場合、アルミニウム/シリコン中に含まれるシリ
コンがnノリコノ上に析出したシ僅かではあるけれども
好ましくない化学反応を惹起したシするからである。(2) Prior Art and Problems It is well known that various techniques are used to obtain ohmic contact between a substrate and metal wiring in semiconductor devices. Many of these known methods typically employ a structure in which polycrystalline silicon, aluminum/silicon, or aluminum/lambda metal wiring is placed on a diffusion layer (n+ semiconductor region) of a semiconductor substrate. However, with such a structure, the resulting contact resistance is unstable. This is because, for example, when looking at the contact between n-silicon and aluminum/silicon, the silicon contained in the aluminum/silicon precipitates on the n-silicon and causes a slight but unfavorable chemical reaction. .
上記したようなコンタクト抵抗の不安定を解消するため
、基板の拡散層と金属配線との界面に適当なバリヤ層(
バリヤメタル)を介在せしめることが従来提案されてい
る。有用なバリヤメタルとしては、例えば、白金シリサ
イド、・)ラジウムシリサイドなどがある。この改良方
法は、例えば400℃未満の比較的に低温度において有
利に使用することができるというものの、この技術分野
において常用されているそれよシも高い温度、例えば4
50℃、500℃又はそれ以上の高温度において不適当
である。なぜなら、アルミニウム/シリコン配線下に上
記したようなシリサイドを引いた場合、好ましくないこ
とにアルミニウムとシリサイドとの間で化学反応がおこ
ってコンタクトが不安定となるからである。基板と金属
配線との間のコンタクトが不安定であると、すなわち、
コンタクト抵抗が悪化すると、電圧が低下し、よって、
スピードが変化して初期のアクセスタイムがズレるので
好ましくない。In order to eliminate the instability of contact resistance as described above, a suitable barrier layer (
Conventionally, it has been proposed to interpose a barrier metal (barrier metal). Useful barrier metals include, for example, platinum silicide, .) radium silicide, and the like. Although this improved method can be advantageously used at relatively low temperatures, e.g. below 400°C, it can be used at higher temperatures commonly used in the art, e.g.
It is unsuitable at high temperatures of 50°C, 500°C or higher. This is because if the above-mentioned silicide is placed under the aluminum/silicon wiring, an undesirable chemical reaction will occur between the aluminum and the silicide, making the contact unstable. If the contact between the substrate and the metal wiring is unstable, i.e.
As the contact resistance deteriorates, the voltage decreases and therefore,
This is undesirable because the speed changes and the initial access time shifts.
(3)発明の目的
本発明は、初期のアクセスタイムのズレを防止するため
、基板と金属配線との間の安定なコンタクトを可能なら
しめる半導体装置の改良された製造方法を提供すること
を目的とする。(3) Purpose of the Invention The purpose of the present invention is to provide an improved manufacturing method for a semiconductor device that enables stable contact between a substrate and metal wiring in order to prevent a lag in initial access time. shall be.
(4)発明の構成
本発明者は、このたび、基板の拡散層と金属配線との界
面にバリヤ層を介在せしめるに際して、高融点金属のシ
リサイド会前記拡散層、すなわち、n+半導体領域上に
スパッタ法によりデポジットさせ、そして次にこのアモ
ルファス状態のシリサイド膜を約600〜900℃の高
温度でアニールして完全にシリサイド化することによっ
てバリヤ層を形成するのが有用であることを見い出した
。(4) Structure of the Invention The present inventor has recently discovered that when interposing a barrier layer at the interface between the diffusion layer and metal wiring of a substrate, a silicide film of a high melting point metal is sputtered onto the diffusion layer, that is, an n+ semiconductor region. It has been found useful to form a barrier layer by depositing the silicide film by a method and then annealing the amorphous silicide film at a high temperature of about 600 DEG to 900 DEG C. to completely silicide it.
本発明の実施において有利に使用し得る高融点金属のシ
リサイドは、一般にM2si 、 MSi及びMSi2
(式中のMは周期律表第4A族、第5A族及び第6A
族に属する金属である)によシ茨わされ、そして、具体
的には、Mo5t 、 WSi2゜TaS+2 、’
r+S+2 +その他である。これらのシリサイドを、
所望とする効果に応じて任意に使用することができる。Refractory metal silicides that may be advantageously used in the practice of the present invention are generally M2si, MSi and MSi2
(M in the formula is from group 4A, group 5A, and 6A of the periodic table)
metals belonging to the group), and specifically, Mo5t, WSi2゜TaS+2,'
r+S+2+others. These silicides
It can be used arbitrarily depending on the desired effect.
(5)発明の実施例
次に、添付の図面を参照しながら本発明方法と説明する
。なお、本例では、便宜上、アルミニウム配線下に引く
、高温アニールを施したモリブデンシリサイド・バリヤ
層について説明する。(5) Embodiments of the Invention Next, the method of the present invention will be explained with reference to the accompanying drawings. In this example, for the sake of convenience, a molybdenum silicide barrier layer that is placed under the aluminum wiring and subjected to high temperature annealing will be described.
第1図において、1はp形シリコン基板であり、これに
n+拡散層2が含まれる。基板1上には、コンタクトホ
ールaを有する絶縁膜(ここでは、燐珪酸ガラス、すな
わち、PSG)が形成されている。In FIG. 1, reference numeral 1 denotes a p-type silicon substrate, which includes an n+ diffusion layer 2. As shown in FIG. An insulating film (here, phosphosilicate glass, ie, PSG) having a contact hole a is formed on the substrate 1 .
PSG膜3は、基板1上にPSGを全面塗布し、形成さ
れたPSG膜に異方性エツチングを施して垂直方向にエ
ツチングされたコンタクトホールを形成し、そしてさら
にPSG膜のエツジを溶融させて角をとったものである
。The PSG film 3 is produced by coating the entire surface of the substrate 1 with PSG, subjecting the formed PSG film to anisotropic etching to form vertically etched contact holes, and then melting the edges of the PSG film. It has a corner.
バリヤ層形成の第1段階として、第2図に示されるよう
なモリブデンシリサイド膜4を形成する。As a first step in forming the barrier layer, a molybdenum silicide film 4 as shown in FIG. 2 is formed.
このシリサイド膜4は、アモルファス状態であって、未
だシリサイド化されていない。かかるシリサイド膜の形
成は、モリブデンとシリコンの別々のターゲットを同時
にスパッタするかもしくはモリブデンシリサイドのかた
まりをターゲットとしてスパッタ法によジモリブデンシ
リサイドをデポジットさせることによって行なうことが
できる。This silicide film 4 is in an amorphous state and has not yet been converted into silicide. Such a silicide film can be formed by sputtering separate targets of molybdenum and silicon at the same time, or by depositing dimolybdenum silicide by sputtering using a mass of molybdenum silicide as a target.
シリサイド膜4の膜厚は約500X以下であることが好
ましい。なお、この段階で使用するスパッタ法の条件は
特に限定されるものではない。The thickness of the silicide film 4 is preferably about 500X or less. Note that the conditions of the sputtering method used at this stage are not particularly limited.
次いで、第3図に示されるようなシリサイド化したモリ
ブデンシリサイド膜4′を形成する。かかるシリサイド
化は、例えば穿索、水素、アルゴン又は真空のような雰
囲気中で約600〜900℃の高温度でシリサイド膜4
をアニールすることによって行なうことができる。この
ように高温度で熱処理すると、結晶粒径が犬きくなシ抵
抗が下がり、また、得られるシリサイド膜4′は高温に
しても安定である。Next, a silicided molybdenum silicide film 4' as shown in FIG. 3 is formed. Such silicidation is performed by forming the silicide film 4 at a high temperature of about 600-900° C. in an atmosphere such as hydrogen, argon or vacuum.
This can be done by annealing. When the heat treatment is performed at such a high temperature, the crystal grain size increases and the resistance decreases, and the resulting silicide film 4' is stable even at high temperatures.
引き続いて、第4図に示されるように膜厚的1μmのア
ルミニウム薄膜5を蒸着によシ形成し、これとモリブデ
ンシリサイド膜4′をパターニングしてICを製作する
。このようにした場合、驚異的なことであるが、アルミ
ニウムとモリブデンシリサイドとが絶対に反応すること
がない。Subsequently, as shown in FIG. 4, a thin aluminum film 5 of 1 μm in thickness is formed by vapor deposition, and this and a molybdenum silicide film 4' are patterned to fabricate an IC. In this case, surprisingly, aluminum and molybdenum silicide never react.
(6)発明の効果
本発明に従うと、たとえ高温度(450℃もしくはそれ
以上)にさらされたとしても安定性をくずすことのない
基板と金属配線との間のすぐれたオーミックコンタクト
を得ることができる。したかって、本発明に従うと、初
期のアクセスタイムのズレを回避することができる。(6) Effects of the Invention According to the present invention, it is possible to obtain excellent ohmic contact between the substrate and the metal wiring, which does not lose stability even when exposed to high temperatures (450°C or higher). can. Therefore, according to the present invention, the initial access time lag can be avoided.
第1図〜第4図は、それぞれ、本発明方法の好ましい1
態様を順を追って示した略示断面図である。
図中、1はシリコン基板、2はn+拡散層、3はPSG
膜、4はモリブデンシリサイド膜、ナして5はアルミニ
ウム薄膜である。
特許出願人
富士通株式会社
特許出願代理人
弁理士 青 木 朗
弁理士 西 舘 和 之
弁理士 内 1)幸 男
弁理士 山 口 昭 之FIGS. 1 to 4 each show a preferred method of the present invention.
It is a schematic cross-sectional view showing aspects in order. In the figure, 1 is a silicon substrate, 2 is an n+ diffusion layer, and 3 is PSG.
The film 4 is a molybdenum silicide film, and the film 5 is an aluminum thin film. Patent applicant Fujitsu Ltd. Patent agent Akira Aoki Patent attorney Kazuyuki Nishidate 1) Yukio Patent attorney Akira Yamaguchi
Claims (1)
+半導体領域上にスパッタ法によりデポジットさせ、そ
して次にこのアモルファス状態のシリサイド膜を約60
0〜900℃の高温度でアニールすることを特徴とする
、半導体装置の製造方法01. Prior to metal wiring, apply high melting point metal silicide.
+ Deposited on the semiconductor region by sputtering method, and then deposited this amorphous silicide film with a thickness of about 60%.
A method for manufacturing a semiconductor device 0 characterized by annealing at a high temperature of 0 to 900°C
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57227615A JPS59121925A (en) | 1982-12-28 | 1982-12-28 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57227615A JPS59121925A (en) | 1982-12-28 | 1982-12-28 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59121925A true JPS59121925A (en) | 1984-07-14 |
Family
ID=16863706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57227615A Pending JPS59121925A (en) | 1982-12-28 | 1982-12-28 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59121925A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4975386A (en) * | 1989-12-22 | 1990-12-04 | Micro Power Systems, Inc. | Process enhancement using molybdenum plugs in fabricating integrated circuits |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54115063A (en) * | 1978-02-28 | 1979-09-07 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of forming metal film |
-
1982
- 1982-12-28 JP JP57227615A patent/JPS59121925A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54115063A (en) * | 1978-02-28 | 1979-09-07 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of forming metal film |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4975386A (en) * | 1989-12-22 | 1990-12-04 | Micro Power Systems, Inc. | Process enhancement using molybdenum plugs in fabricating integrated circuits |
| WO1991010260A1 (en) * | 1989-12-22 | 1991-07-11 | Micro Power Systems, Inc. | Process enhancement using molybdenum plugs in fabricating integrated circuits |
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