JPS59123341A - 繰返し順序デ−タ伝送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技何分野〕 本発明ｄ：テーク・システムに関するものであり、史に
具体的に言えば「最大長」順序（シーケンス）特性を用
いたデータ伝送システムに関するものである。

〔先行技術〕

現用のデータ伝送システムはキーボード、即ち任意所与
の時刻に於て同時に唯１つの入力点しか鋤らかぜること
が出来ない入力点データ入力装置ケ竹っている。

そのような入力装置はデータ伝送に関連して問題を提起
する。そのような伝送はアナログ的な方法で達成できる
。そのようブよ例は電話キーボードで晃られるようＶこ
、異った周波斂の幾つかの信号の特定の組合せが谷キー
に割当てられており、キーを作動させるとその組合せが
伝送される。そのよ５プｊアナログ的伝送方式は集積回
路技術の進歩によって小型化及び価格低下が急速に＞Ｉ
ｉｉんでいるとは言え、高価格でしかも複傭ミである。

デジタル・データ伝送は利用が広まっており、特に操作
者かタイグライタ型のキーボード端末でデータをキーイ
ンするとそのデータがテープ記録又はプリントアウトの
ためにプロセッサへ送られる１０−カル伝送に広（利用
されている。現在広（使われている方式は並列形態でデ
ジタル・データを伝送する方式である。この方式は入力
端末をプロセッサへ接続するため、入力点の数はど多数
の線を持つケーブルの使用を必要とする。この形式の多
１靜ケーブルはコスト高につくこと明白であり、その理
由は取りわけ例えば必ずしも実用的でない多ピン式コネ
クタを必要とするからである。

上述の欠点のだめ、端末又は入力装置から到来するデジ
タル・データを直列伝送に変えるのが望ましい。そのよ
うな直列伝送は同期的又は非同期的に実行できる。非同
期伝送プロセスは、スタート・ビットで始まり１つ又は
２つのストップ・ビットで終るコード（符号）により独
立的に入力点の作動に対応する各データ文字を回線上に
送出することを含む。受信側での同ｊυ１はスタート・
ビット及びストップ・ビットの検出に基づいてなされる
。不運にも同期外れが生じたときは迅速に検出できす、
間違ったデータ受信乞招来する。

所謂同期伝送プロセスでは規則的な間隔で特別の文字を
有する文字枠内にデータ文字が存在する。

その特別の文字は同期のため使用され且つ、以後のピッ
ｌ司１甑序又はパケットの伝送のだめのスタート・フラ
グ及びストップ・フラグとして使用される。

〔本発明の目的〕

本発明の目的は特別のビット又は文字の使用を必要とし
ない簡単な悪）１２Ｊソで同期が達成でき、キーボード
形式の入力点データ入力装置６１から到来するテークを
直列的に伝送するだめのデジタル・データ直列伝送装置
を１足供することである。

不発明に従５テータ伝送装置は複数の入力点から入力点
の順次作動によりデータを入力するためのデータ入力装
置と、入力点の位１醒ヲバイナリパターンに符号化する
ための符号化回路とを含む。

この装置はその「直列出力」で所謂「最大長」順ｒ−ｆ
：　＜シーケンス）を同期的方法で発生するだめの、且
つその「並列出力」で順序中の各ビットに対し異ったビ
ット・パターンを発生ずるための繰返し＋＋１Ｉ（１−
ｆ；発生器と、’４５号化回路の出力及びｆｌ？、コ返
し順序発生装置の並列出力へ］妾続されてこの装置によ
って発生されたビット・パターン及び符号化回路によっ
て与えられた作動入力点位置のバイナリ表示間に一枚が
存在するとぎ信号７発生するだめの一致回路と、一致回
路がイぎ号を発生したとき（この場合は信号が反転され
る）を除いて順序発生器によって発生されるビット順序
を直□列的に供給するだめのＸＯＲ回路とを含む。

本発明の他の目的は伝送装置の発生装置と同じでそれと
同相の順序発生装置７　’ｉ含む受信装置を提供するこ
とである。

本発明の重要ン【特徴は自動同期化を効果的且つ迅速に
得ることが出来るｆｊＪ単な構成にある。

〔実施例〕

２、：Ｇ　１　ｌ＞＜ｌ　ｆＩｊ：本発明に従う伝送装
置の概略的ブロック図である。

データ入力装置１はキーボード形式のものであって各キ
ーはデータ入力点に相当する。データはキーのうちの１
つが作動される度毎に対応する入力点にキーインされる
。キー作動の結果、キャパシティの変化又は任意の他の
入力点バラメークの変化は、例えば反対のバイナリ状態
即ち「零」の状態にある複数の入力点のうちでビット「
１」のよう／、Ｃバイナリ・データ素子な唯１つの入力
点が発生することができる。

入力点がテーク入力装置１で作動されると、データ（ビ
ット「１」の形のテーク）が母線２を介して符号化器６
へ送られる。符号化器６は受取った各ビットを対応作動
入力点と関連した値を有するバイナリ表示に符号化する
。バイナリ表示を生じる母線４０ビツト線の数は順序発
生装置５によって発生される順序の関数である。

繰返し順序発生装置５は同Ｊυｊ的及び繰返し２的態様
で所謂「最犬長］順序を発生する。そのようなビット順
序の原理は「Ｅｒｒｏｒ−ＣｏｒｒｅｃｔｉｎｇＣｏｄ
ｅｓ　ｊと題するＷ、Ｗ、　Ｐｅｔｅｒｓｏｎ氏の著書
の第２２４頁に説明されている。

本発明値従う伝送装置を図解した第１図について詳述す
る前に、第２図に示す繰返し順１千発生器の例について
詳述する。同図に示すように系列発生装置は４個のフリ
ップ・フロッグ回路２１．２２．２６及び２４と、フリ
ップ・フロッグ２３及び２４間に挿入された１個のＸＯ
Ｒ回路とより成る。フリップ・フロッグ回路はフリップ
・フロッグ２１の出力がフリップ・フロップ２２０セツ
ト入力へ接続され、フリップ・フロップ２２の出力がフ
リップ・フロッグ２５のセット入力へ接続すれ、フリッ
プ・フロップ２６の出力がＸＯＲ回路２５の１方の入力
へ接続され、ＸＯＲ回路２５の出力がフリップ・フロッ
プ２４０セツト入力へ接続され、フリップ・フロップ２
４の出力がＸＯＲ回路２５の概２人力及びフリップ・フ
ロッグ２１のセット入カヘ接＆ＩＣされるように結線さ
れている。

４１固のフリップ・フロップ回路の出力線６−１．６−
２．６−６及び６−４の組が順序発生装置５の母線６を
形成するのに対して、フリップ・フロップ２４の出力は
第１図の出力線８を形成する。

各フリップ・フロッグ回路は共通りロック２６（図示せ
ず）へ接続されたクロック入力な有する。

クロック２６はフリップ・フロップ回路の状態を変える
だめに使用されるクロック・パルスを同期的態様で発生
する。

最初４個のフリップ・フロップ回路２１乃至２４かずべ
てセットされているものと仮定する。この」易合にシよ
４本の出力線６−１乃至６−４が４ビットの「１」の形
〕（ツクの出力を出ず。そのような形状は谷クロック・
パルスの印加によりフリップ　フロッグ回路がその状態
を変えるにつれて第１表に７１くずように変化する。

第１表 第１表は、１６蕾目のパルスを受けたとき４個のフリッ
プ・フロッグ回路の出力ビット・パターンは最初に存在
するビット・パターン即ち４個の「１」パターンと同じ
になること（艙す返すこと）を示す。１７甫目、１８偕
１ｆｆｌのパターン（図示せず）は第２イｌｊ’目、第
３番目の形と１司じになること勿論である。第１番目乃
至第１５番目のクロック・パルスによる１５イ同の出カ
バターンは相互に相異して４６す、ｒｏ、１ばかりで形
成される／ζり、−ンを除き４個のビットで得られる１
５個のビット・パターンのうちの１つになる。全部「Ｏ
」の形は起らプよいことに注意されたい。従って順序発
生器５は相互に全く異なる１５個の４ビット・パターン
を発生する。

上述と同じ結果即ち１５組の異った４ビツト・パターン
の繰返し順序（はフリップ・フロップ２４の出力をシフ
ト・レジスタに記・１意してお（ことによって得ること
もできる（第６図）。フリップフロッグ２４の出力に於
て得られる順序づけられ／ζ相次ぐ４ビツトの組は相互
に異っており、１５ピツ）　４Ｕに繰返される。その場
合、緋８はシフト・レジスタろＯの出力に接続され、母
線６はシフト・レジスタの各段の出力線で形成される。

上述の順序の重要な性質の１つを第２表に示す。

第２表 出力８に与えられる順序をビット毎に、同期外れされた
（任意個数のビットが異る）同じ順序と比較すると、２
つの順序の間の（同Ｊｕｌ外れ値があるとき）異ったビ
ットの数は８に等しい。この性質は所謂「最大長」順序
の各々に対して不変である。２Ｎ−１ビツト長の順序と
任意ビットＭによって同ＪＯＪ外れされたこの順序との
間に２Ｎ−１個の異ったビットがあると言うことになる
。か（て第２図の順序発生装置が６個のフリップ・フロ
ップ回路より成るものとすると、順序は７ビツトと１よ
り、任意の同期外れは４に等しい異ったビット数になる
。同）ｌ未に５１固のフリップ・フロップ回路よりなる
順序発生回路では、得られる順序は６１ビツトであり、
任意の同期外れｍ；２つの順序の間で１６に等しい異っ
たビット数になる。

この特徴は以下で明らかになるように本発明にとって重
要７１ことである。第２図の伝送装置から伝送されたデ
ータの受信に際して、順序発生装置５と同じ順序発生装
置があってそれと同期化されているものと仮定する。装
置１かもデータが到来しないとき、２つの順序発生装置
によって発生されたビット順序はそれらの両装置が同期
している限り同じである。同期外れが生じたとき、２つ
の装置によって発生された順序は相異する。しかしこの
同期外れは順序中の１５個のビットから８個の異なるビ
ットを択び出した形で生じる。

装置〜゛、５によって発生された順序中の１５個のビッ
トのうちの１つＷ＜＝正するとき２つの可能性を生じる
。２つの発生装置（伝送側及び受信側）が同期している
ときは、２つの順序の間に１ビットしか相異しない。２
つの装置が同期外れしているとぎは、変更されたビット
は２つの順序間の８個の異なるビットのうちの何れか１
つか又は、異ならない７１固のビットのうちの１つであ
って、７１固又は９個の異なるビットを持っことになる
。順ｊｒ・中の２個、３個、又はそれ以上のビットを変
更するとき同じ理由づけが成立する。−Ｆ記の表は順序
中の幾つかのヒツトを変更することによってデータを伝
送するとぎ生じつる異った可能性を示す。

谷々の仮定に於て、異ったビットの２夕は同期外れして
も変更され／よい（作動されない入力点）順序に相半す
る叔８を含むこと明らかである。

従って２つの装置べ間の同期外れは１個、２個又ｆｃｊ
二ろ個のビットが変更、されたときのみ容易に検出でき
ることがわかる。実際にこれら６つの仮定では同」す］
外れしたときの異なるビットの数は少くとも５に等しい
のに対して、同期しているとぎは６個のビットのみが変
更される。（６ビツト変更を仮定）。

他方、変更が４ビツト又はそれ以上である場合には同期
外れに恐も（気付かず、２つの順序間の異なるビットの
数は同期外れが生じようと生じまいと同じになりつるの
で、不確定である。

イ／〔つで同期外れが生じたとき不確定となる限界７３
（２Ｎ−１系列で２Ｎ−２に等しい）よりも少ない順序
中のビット数のデータ変更に変更数を制限−ｊるのが妥
当である。第１図の順序発生装置５でＱよ順）ｆ、中の
１５１［＾１のビットのうちの１ビツト、２ビツト又は
６ビツトヲ変更するのが妥当である。

上述で明らかな通り、順序発生装置５を台上フリップ・
フロッグ回路の出力に於て得られるビット・パターンは
順序中の各ビット毎に異なる点で独特である。

そのようなパターンは母線６を介して一致回路７へ送ら
れる。ビット・パターン６−１乃至６一４（第２図参照
）とテ５ダ入力装置１の作動された入力点の符号化表示
との間に一致が生じたとき、ビット［’　Ｊ、　Ａ’１
ｌＢ１ｊｌ　９へ送られる。この場合、順序発生装置５
によって腺８へ供給された順序のビットはそれが線１１
に出る前にＸＯＲＭＯＲ回路１０て変えられる。つまり
順序中のビットが「１」であるとき１−Ｏ」が線１１に
送りれ、逆に順序中のビットが「Ｏ」であるとぎビット
「１」が送られる。装置１の入力点のどれも作動されて
いないときは線１１へ送られるビットはデ面８に送られ
た＋：ｔａ序のビット値と同じビット値のものであるこ
と明らかである。

クロック２６の周波数は、順序の時間長（第２図では１
５ビツト順序）が入力点の作−Ｈ１ｊＪＪ中の最小時間
長よりも絶対的に短かくて順序が１つよりも多い入力点
の作動によって変更されないような周波数になっている
。

しかし前述のように、制限数を越えることがなくても順
序中の幾つかのビットを変える可能性があるので、同期
外れの場合には不確定性が生じる。

第２図の順序発生装置では、例えば１ビツト、２ビット
、又は６ビツトを変えることができ、それは夫々１５．
１０５又は４５５に等しい入力点の最大数に相当する。

５個のフリップ・フロッグ回路より成る順序発生装置を
使用するときは、１．２又は予ビットの変更は夫々３１
．４６５．４４９５に等しい入力点の最大数に相当する
。他方順序発生装置が６個のフリップ・フロップ回路し
か含まないときは、唯１つのビットだけしか変更できず
、同期外れの場合に不確定性は生じない。その場合、入
力点の最大数は７である。

第２図の４フリツプ・フロップ順序発生装置に関連して
、一致回路７（第１図参照）が第４図及びａ３５図に示
される。

−も４図は最大１５人力点を有する入力装置で使用する
一致回路を示す。その場合符号化器６（第１図）からの
母線４は入力点バイナリ表示を生じる４本の線より成る
。これらの４本の線は４個のＸＯＲ回路４００Å力とし
て順序発生装置から到来するＨ勝乙の４本の鑞と夫々組
合わされる。作動された人力点のバイナリ形状の表示と
順序発生装置６の並列出力形状との間に一致が生じたと
き、ＸＱＲＮ路の出力はすべ−てｒＯＪにリセットされ
る。これらの出力はＯＲ回路４１へその入力として接続
され、その基台ＯＲ回路４１はビット「０」を発生し、
それが反転器４２で反転されて線９にビット「１」を最
終的に発生するようになっている。他の場合にはＯＲ回
路４１への入力の少くとも１つか「１」にセットされる
のでピッ）　ｒＯｊが線９に送られる。

第５図は１６個乃至１０５個の入力点を有する入力装置
で使用する一致回路を示す。その場合にシ」：入力母線
４は夫々４本の線を含む２本の部分４−１及び４−２に
分割され、８本の腺で入力点バイナリ表示を作る。４本
線の群４−１及び４−２は夫々２制のＸＯＲ回路群５０
及ｒド５１への入力として順序発生装置の４本の並列出
力線６と組合わされる。前述のように入力点が作Ｕ１す
ると、母線６に与えられる２つの４ピント出カバターン
と一致する２つのバイナリ・パターンを（母線部分４−
１及び４−２に）生じる。一致が生じたときＯＲ回路５
３．５４のどちらかがピッ１−ｒＯｊを出力する。従っ
てＡＮＤ回路５５がピッ）　ｒｏｊを出力し、それが反
転’ｉ＜”ｉｆ　５６で反転されてビット「１」を線９
へ送出するよ５になっている。この＋１ｊ［’４序中に
２つの一致が生じるので、かくて同じ１５ビツト順序内
の２つのビットか変更されることになろう。それ以外の
場合には各ＯＲ回路５ろ又（づ２５４０人力のうちの少
くとも１つが「１」に七ツ１４れるので、ＡＮＤ回路５
５の出力にビット「１」が発生されて反転器５６を介し
てビット「Ｏｊ力新１！′Ａ９へ送られる。

入力装置が１０６１１・■乃至４５５個の入力点を含む
とぎは右回路器から到来する入力のバイナリ表示は１２
本の線に供給されることは当業者に明らかである。従っ
てその場合には３群の４ＸＯＲ回路と、同−胆）テ二の
６ビツトを変更するように６個のＯＲ回路とを持つ必要
がある。

同様に第４図及び第５図は第２図の４フリツプ・フロッ
プ順序発生装置から到来する４線母線６を図示している
が、他の設計も用°能である。５フリツプ・フロップ順
序発生装置６では母線６は５線火含みその数は、第４図
に対してはろ１に等しい入力点最大数に相当し、第５図
に対しては４６５−に等し℃・入力点最大数に相当する
。

本発明に従う送信装置゛−が第６１図に示される。この
図に示された構成要素の参照番号は前の図で用いられた
ものと同じである。

同図に於て装ｊｅｊ’　１は数字り乃至９のための１０
個のキー及び２個の特殊キーの合計１２個のキーを有す
゛る電話キーボード形式のポイント間入力装置である。

入力装置１０入力点の接点（図示せず）は１２線母線２
を介して符号化器６−へ接続される。

符号化器３は入力装置１の各入力点を表わす４ビツト・
パターンを４線母線４上に供給する。図示の符号化器は
４個のＯＲ回路を含むけれども、本発明の精神から逸脱
することブよく任意個数の符号化器を使用しうろことに
注意されたい。前に述べた通り母線４に供給される各パ
ターンは４フリツグ・フロッグ回路を有する順序発生装
置５がも母線６を介して供給される並列出力と一致回路
７に於て比較される。一致が生じたときビット「１」が
線９へ送られる。すると順序発生装置５によって線８上
に供給されている信号がＸＯＲ回路１０に於てそのビッ
トを変更する。そのように変更されたビットは最終的に
線１１へ送られる。

前述の装置に適した受信装置が第７図に示される。この
図に於て受信機は第６図の送信装置の順序発生装置と同
じ装置、即ちループ状に構成された４個のフリラグ・フ
ロップ回路６１．６２．６６．６４と、第６及び第４フ
リツプ・フロップ回路間に挿間された１個のＸＯＲ回路
６５とを有する。クロック２６と同期したクロック６６
がクロック・パルスを発生して、所謂「最大長」順序を
線７１上に送り進めるようにする。発生された順序のビ
ットはＸＯＲ回路７００Å力へ送られ、他方の入カフ２
は第６図の送信装置によって送も−れたビットを受取る
。

線７１上に発生された順序は順序発生装置５によって発
生された順序と同じであると仮定する。

即ち同期外れはン：ｆいものと仮定する。そのときはＸ
ＯＲ回路の２つの入カフ１及び７ｉよ同じであって、出
カフ５は「０−１にリセットされる。変更されたビット
が線７２上で受取られたときは、回路７０はその出カフ
５にビット「１１を発生する。

このピッ１−ｒＩＪは４個のＡＮＤゲート７６．７７．
７８．７９をセットし、並列出力８０，８１．８２．８
６に供給されたビットが４ビット・レジスタ６７ヘロー
ドされるようにする。プロセッサ６８はそのとき制御線
６９を介して制御してレジスタ６７の自答ケ読取ること
ができ、読取られた自答は受取った異なるパターンに相
当する「文字」コードを与えるテーブル（対照表）への
入力として送り込まれる。しかしプロセッサの動作は本
発明の要部を構成しないので詳述しないことにする。

ＸＯＲ回路７０の出カフ５は４ビット計数器７３火増分
する。従ってその計数器は録７２で受取った変更ビット
毎に増分され、「最大長」順序の時間長に相当する各時
間期間の終端に於てリセット回路（図示せず）によって
リセットされる。送信装置の順序発生装置と受イ８装置
の対応する装置との間に同期外れが生じたとき、計数器
は上述のように７よりも太又は７に等しい回数だけ増分
される。その場合、符号解読器７４はクロック６６へ制
御信号を与える。その制御信号は１ビツト時間中クロッ
クを阻止する。この動作は２つの装置間に再び同１υｊ
が生じるまで、変更されたビットの数（少くとも７つ）
を符号解読器７４が検出する限り繰返される。その場合
各ビット順序時間中は］＋ｆｌ；　１つのビットが変更
される（又は１つも変更されない）。同期化時間長は複
数の間違った文字の受信に対応すること勿論である。プ
ロセッサで処理する再同期化動作は本発明の基本的特徴
部分ではないけれども、「最大長」順序を使用すること
を含む本発明の基本原理がデータの送受信間の如何なる
同期外れをも容易且つ迅速に検出すること可能ならしめ
た事実を強調したい。従来技術の装置では出来なかった
ことである。

第６図及び第７図を参照して説明した実施例は１２キ一
人力装置を含んでいるが、本発明の精神から逸脱するこ
となく他の実施例も考えつること明らかである。かくて
例えばデータ処理装置の対話型端末などのために、同じ
４フリツグ・フロッグＩｔ）を序元生装置６を持つが１
６乃至１０５個の入力点の故を持つ場合ｔ／（は、符号
化器３（第６図〕及び一致回路７が違ってきて、第５図
に示されたものにしてもよい。同様に第７図に於てレジ
スタ６７は４ビット位置でなく田ビット位置を含んでも
よく、そのときは２回ロードされることになる。

第８Ａ図及び第８Ｂ図は本発明の重要な特徴、即ち送信
側の順序発生装置及び受信側の同じ装置間に同ｊｖＪ外
れが存在するときの自動同期化手順、を開示する。

送信装置の順序発生装置の４個のフリップ・フロップ回
路２１．２２．２３．２４が第８Ａ図に示されており、
それらのクロック入力はＡＮＤ回路９０の出力へ接続さ
れ、ＡＮＤ回路９ｏの２つの入力はクロック２６の出力
とフリップ・フロップ９２の反転出力４で構成される。

一致回路７からの出カフ腺９はＸＯＲ回路１０の入力へ
直接的に接続される代りに、フリ゛ツブ・フロップ９２
リセツト入力へ接続される。フリップ・フロップ９２の
出力ＱがＸＯＲ回路１０へ接続される。従って一致信号
が線９上に生じたとき、クリップ・７０ツグ９２がセッ
トされ、線Ｑにビット「１」が発生し、、ｍ８ｙ介して
ＸＯＲ回路の他の入力へ供給される順序中のビットを変
更するように働ろく。それと同時にビットｒＯＪがフリ
ップ・フロッグ９２０反転出力りによって線９１上に送
出されてＡＮＤ回路９０を不作動にし、順序を進ませる
ように働らくクロック・パルス２６が送出されるのをそ
れによって阻止する。その結果、線８上のフリップ・フ
ロップ２４の出力は２ビット時間の間同じになる。しか
し、最初の１ビット時間中は順序中のビットは変更され
るが次の１ビット時間中は変更されない。何故ならばク
リップ・フロッグ９２はクロック・パルスによってリセ
ットされてしまっていることにより、線９３を介してＸ
ＯＲ回路１０にビット「０」を供給するからである。従
つてそのよ５なＪ’ｉ’７成は遅延が導入されるように
し、その遅９ルは順序中のビットが変更される各時間毎
（′（：１ビット時間に等しく、この遅延中に送られた
ピッ１−ｆｄ：、変更が生じてはなら／よい場合に、そ
れ以ｉ’＋ｉｌに送られた順序中のビットの状態に保た
れる。

第８　Ｂ図を参照し７てなされる説明ぐよこの重要な自
動同期化特性の埋）リイを助ける。

受信側ではクロック６６は、クリップ・フロップ回路６
１・＼直接クロック・パルス火供ｊ、１１ぜず、ＡＮＤ
回路９５を介して供給する。ＡＮＤ回路９５の第２人力
には、ＸＯＩ七回路７０の出力を反転ン！降７６によっ
て反転したものが供給される。受信装置−°：が送信装
置と同期化されているときそして不変更のビットが入力
線７２で受取られたときは、回路７０がビット「０」を
供給する。このビットは回路９乙によって反転されて、
ＡＮＤ回路９５がクロック・パルス６６のために導通状
態になるようにする。変更されたビットが緋７２で受取
られたとき、ＸＯＲ回路７０はビット「１」を供給し、
そのビットが反転器９乙によって反転されてＡ’ＮＤ回
路化非導通状態にする。その結果、変更されたビットを
従えた１ビット中はクリップ・フロッグ回路６１乃至６
４はクロック・パルスを受取らず、順序中の同じビット
が回路７００Å力へ供給される。そのようなビットは線
７２で受取られた遅延したそして不変更のビットに和尚
すること明らかである。従ってＡＮＤ回路は改めて導通
し、それによってクロック・パルスが系列の進行を生じ
さぜ５るようにする。

同期外れが生じたときビットの重要な数（所与の閾値よ
りも高い）が変更されたことが上述のことかられかる。

ε（）８Ｂ図の構成ではこれらビットの各々１ｌ−Ｊ：
１ビット時間の遅延を伴い、その間中は１１ｉα序がフ
リップ・フロップ６１乃至６４を介して進行しｙ；（：
い。これは同）υ］化の回榎まで続き、その場合にはこ
の遅延は前述の説明のように送信側で変更されたビット
に対してのみ生じることになる。

同期の回佼のために使われる時間は極めて短かく、１−
々約２ビット順序である。か（て第８図に示された実力
亀例に於て、同期外れは少くとも７ビットを変更させる
ように働らき、異った各ビット毎の１−ツ１へ遅延のた
めに１自動同期時間を要し、その時間は１′【プ太１４
ビット同期外れに対して２順序長である。

不発１．ｊＪＪはキーボー　ド形式の入力装置を引用し
て説明されだが、当業者であれば例えば自動化産業用ノ
ロセスのデジタル測定点のような任意の他のポイント間
入力装置も本発明の範囲内に留まることが軽易に埋ｊｂ
イできるであろう。

【図面の簡単な説明】

第１図は本発明に従う概略ブロック図、第２図ひよ本発
明で使う順序発生装置４の実施例な示す図、第６図は順
序発生装置の他の実施例を示す図、第４図は本発明の最
初の実施例で使う一′Ｊｉ回路を示す図、第５図は一致
回路の他の実施例を示す図、第６図ｔよ本発明に従う送
信装置ｉ１の例を示す図、第７図は本発明の送信装置に
適した受信装置を示す図、第８Ａ図及び８Ｂ図は第７図
の受信装置の自ｊＱ９同期化のための送信側及び受信側
の構成を示す図である。 １・・・・データ入力装置、２・・・・母線、６・・・
・符号化器、４・・・・母線、５・・・・Ｈｙ１序発生
装生竹イ、６・・・・母７胃、７・・・・一致回路、１
０・・・・ＸＯ’Ｒ回路、２１．２２．２３．２４　・
・・・フリップ・フロッグ回路、２５・・・・ＸＯＲ回
路、３０・・・・シフト・レジスタ。

Claims (1)

1. 【特許請求の範囲】 イ〉Ｌ数個の入力点のうちの点を順次に作動することに
   よってデータを入力するためのテーク人力装置■イと、
   入力された点の位置をバイナリ表示に符号化するだめの
   符号化回路とを含むデータ伝送装置であって、 繰返し順序に従って構成された複数個のビットを同期的
   態様で直列出力へ発出し且つ順序化した状態の各ビット
   毎に異なるビット・パターンを並列出力へ発出する繰返
   し順序発生装置と、上記符号化回路及び上記繰返し順序
   発生装置の並列出力に接細；され、」１記符号化回路の
   出力に発生されたバイナリ表示及び上配線返し順序発生
   装置ｄ、の並列出力に発生されたビット・パターン間に
   一致か得られたとぎ一致信号を発生する一致回路と、 上記−玖回路の出力及び上記繰返し順序発生装置の直列
   出力へ］２２続され、」１記入力装置の入力点のうちの
   １つが作動されたことを表わす一致信号を発生したとき
   を除いて、上記繰返し順序発生装置によ−って発生され
   たビット順序をその中の各ビットが反転された形で出力
   に発出されるような構成を有するＸ０Ｒ（排他的ＯＲ）
   回路と、を含むことを特徴とする繰返し順序テーク伝送
   裟ｉｉ’ｊ）。