JPH0220021B2 - - Google Patents
Info
- Publication number
- JPH0220021B2 JPH0220021B2 JP58005785A JP578583A JPH0220021B2 JP H0220021 B2 JPH0220021 B2 JP H0220021B2 JP 58005785 A JP58005785 A JP 58005785A JP 578583 A JP578583 A JP 578583A JP H0220021 B2 JPH0220021 B2 JP H0220021B2
- Authority
- JP
- Japan
- Prior art keywords
- coupled
- input
- exclusive
- circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/58—Random or pseudo-random number generators
- G06F7/582—Pseudo-random number generators
- G06F7/584—Pseudo-random number generators using finite field arithmetic, e.g. using a linear feedback shift register
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/58—Indexing scheme relating to groups G06F7/58 - G06F7/588
- G06F2207/581—Generating an LFSR sequence, e.g. an m-sequence; sequence may be generated without LFSR, e.g. using Galois Field arithmetic
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/58—Indexing scheme relating to groups G06F7/58 - G06F7/588
- G06F2207/583—Serial finite field implementation, i.e. serial implementation of finite field arithmetic, generating one new bit or trit per step, e.g. using an LFSR or several independent LFSRs; also includes PRNGs with parallel operation between LFSR and outputs
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
〔発明の技術的背景〕
並列自己同期スクランブラと呼ばれる装置が知
られており、それは第１図においては３として示
され、その入力部において４本の線が結合されそ
れぞれデータ信号Ｔ１，Ｔ２，Ｔ３，Ｔ４
（141Mビツト／秒の周波数）がそれを通して入力
され、その４個の出力はマルチプレクサに結合さ
れ、このマルチプレクサは発振器またはクロツク
２（それに関連して示される周波数分割器が設け
られ、装置３を141MHzで駆動する）によつて
565NHzで駆動される。したがつてマルチプレク
サ１の出力Ａにおいてはデータ信号Ｔ１，Ｔ２，
Ｔ３，Ｔ４は効果的にスクランブルされて565M
ビツト／秒の周波数で伝送線上を転送される。
られており、それは第１図においては３として示
され、その入力部において４本の線が結合されそ
れぞれデータ信号Ｔ１，Ｔ２，Ｔ３，Ｔ４
（141Mビツト／秒の周波数）がそれを通して入力
され、その４個の出力はマルチプレクサに結合さ
れ、このマルチプレクサは発振器またはクロツク
２（それに関連して示される周波数分割器が設け
られ、装置３を141MHzで駆動する）によつて
565NHzで駆動される。したがつてマルチプレク
サ１の出力Ａにおいてはデータ信号Ｔ１，Ｔ２，
Ｔ３，Ｔ４は効果的にスクランブルされて565M
ビツト／秒の周波数で伝送線上を転送される。
しかしながら上述の装置３は次に述べるような
欠点を有していることが知られている。すなわ
ち、 (a) ライン誤差が３倍大きくなる。
欠点を有していることが知られている。すなわ
ち、 (a) ライン誤差が３倍大きくなる。
(b) 長い回帰性の連続的なゼロシーケンスを有す
る可能性を減少させるために追加的な論理回路
を設けることが必要である。
る可能性を減少させるために追加的な論理回路
を設けることが必要である。
これらの欠点を克服するために第２図に示すよ
うな周知のリセツト・スクランブラが使用されて
いる。
うな周知のリセツト・スクランブラが使用されて
いる。
第２ａ図において、全体を４で示す実際のスク
ランブラは擬似ランダムシーケンス源であり、こ
の信号源、または発生器は７個の同じようなクロ
ツク装置（またはフリツプ：フロツプ）のブロツ
クＡ１，Ａ２，Ａ３，Ａ４，Ａ５，Ａ６，Ａ７よ
り成り、そのそれぞれは入力Ｄ、出力Ｑ、クロツ
ク入力CK（約141MHzの周波数の出力を供給する
周波数分割器２ａにより駆動される）およびプリ
セツト入力PRを有する。
ランブラは擬似ランダムシーケンス源であり、こ
の信号源、または発生器は７個の同じようなクロ
ツク装置（またはフリツプ：フロツプ）のブロツ
クＡ１，Ａ２，Ａ３，Ａ４，Ａ５，Ａ６，Ａ７よ
り成り、そのそれぞれは入力Ｄ、出力Ｑ、クロツ
ク入力CK（約141MHzの周波数の出力を供給する
周波数分割器２ａにより駆動される）およびプリ
セツト入力PRを有する。
出力Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６はそ
れぞれ直接ブロツクＡ２，Ａ３，Ａ４，Ａ５，Ａ
６，Ａ７の入力Ｄに結合され、一方ブロツクＡ
６，Ａ７の出力Ｑ６，Ｑ７は排他的オア回路５に
結合され、その回路５の出力はブロツクＡ１の入
力Ｄに結合されている。
れぞれ直接ブロツクＡ２，Ａ３，Ａ４，Ａ５，Ａ
６，Ａ７の入力Ｄに結合され、一方ブロツクＡ
６，Ａ７の出力Ｑ６，Ｑ７は排他的オア回路５に
結合され、その回路５の出力はブロツクＡ１の入
力Ｄに結合されている。
データの信号Ｔ１，Ｔ２，Ｔ３，Ｔ４は対応す
るアンド回路６，７，８，９に同期信号Ｓと共に
送られる。
るアンド回路６，７，８，９に同期信号Ｓと共に
送られる。
上述の各アンド回路は対応する排他的オア回路
１６，１７，１８，１９に送られ、そこにブロツ
クＡ２，Ａ１，Ａ７，Ａ５の出力Ｑ２，Ｑ１，Ｑ
７，Ｑ５が結合されている。回路１６，１７，１
８，１９の出力はマルチプレクサ１の対応する入
力ｃ，ｄ，ｅ，ｆに結合される。
１６，１７，１８，１９に送られ、そこにブロツ
クＡ２，Ａ１，Ａ７，Ａ５の出力Ｑ２，Ｑ１，Ｑ
７，Ｑ５が結合されている。回路１６，１７，１
８，１９の出力はマルチプレクサ１の対応する入
力ｃ，ｄ，ｅ，ｆに結合される。
さらに詳しく説明すると、マルチプレクサ１は
論理クロツク１０の制御下に第２ｂ図に示す表
H1に従つてその入力に与えられたデータを出力
Ａから出力する。論理クロツク１０の入力ａは周
波数分割器２ａを構成する２個のフリツプフロツ
プの第１のもの１１ａの出力Ｑに結合され、論理
クロツク１０の残りの入力ｂはアンド回路１２の
出力に結合され、アンド回路１２の２個の入力に
はそれぞれ同期信号Ｓおよび周波数分割器２ａの
第２のフリツプ・フロツプ１１ｂの出力Ｑからの
信号が結合される。
論理クロツク１０の制御下に第２ｂ図に示す表
H1に従つてその入力に与えられたデータを出力
Ａから出力する。論理クロツク１０の入力ａは周
波数分割器２ａを構成する２個のフリツプフロツ
プの第１のもの１１ａの出力Ｑに結合され、論理
クロツク１０の残りの入力ｂはアンド回路１２の
出力に結合され、アンド回路１２の２個の入力に
はそれぞれ同期信号Ｓおよび周波数分割器２ａの
第２のフリツプ・フロツプ１１ｂの出力Ｑからの
信号が結合される。
第２ａ図に示した回路の動作は第２ｂ図の表か
ら容易に理解できる。
ら容易に理解できる。
さらに詳しく説明すると、表の第１列は周波数
分割器２ａにより供給されたクロツク信号により
走査される基本時間を示す。第２列乃至第８列は
前述の出力Ｑ１乃至Ｑ７の論理レベルを示す。第
９列はプリセツト信号PRの論理レベルを示す。
第10列は同期信号Ｓの論理レベルを示す。第11列
乃至第14列はスクランブル動作に使用する信号源
４の信号Ｇ１，Ｇ２，Ｇ３，Ｇ４を示す。第15列
乃至第18列はマルチプレクサ１の出力Ａにおける
その順序（第15列乃至第18列）で送られる順序の
信号の論理レベルを示す。
分割器２ａにより供給されたクロツク信号により
走査される基本時間を示す。第２列乃至第８列は
前述の出力Ｑ１乃至Ｑ７の論理レベルを示す。第
９列はプリセツト信号PRの論理レベルを示す。
第10列は同期信号Ｓの論理レベルを示す。第11列
乃至第14列はスクランブル動作に使用する信号源
４の信号Ｇ１，Ｇ２，Ｇ３，Ｇ４を示す。第15列
乃至第18列はマルチプレクサ１の出力Ａにおける
その順序（第15列乃至第18列）で送られる順序の
信号の論理レベルを示す。
基本時間ゼロ（第１列）においてプリセツト信
号PRは０／であり、信号Ｓもまた０／である。ブロ
ツクＡ１〜Ａ７の出力は論理レベル１である。換
言すれば出力Ａにおいて表H1から予定される入
力ｃ，ｄの論理レベルが与えられる。
号PRは０／であり、信号Ｓもまた０／である。ブロ
ツクＡ１〜Ａ７の出力は論理レベル１である。換
言すれば出力Ａにおいて表H1から予定される入
力ｃ，ｄの論理レベルが与えられる。
第２および第３のクロツクパルスにおいて（プ
リセツト信号の論理レベルは１）、同期信号Ｓは
再び０／であり、それ故出力Ａには引続いて入力
ｃ，ｄに与えられた論理レベルが送られる。した
がつて３個のクロツクパルスにより出力Ａにおい
てフレーム整列語Ｆ（第２ｂ図H2参照）が形成さ
れる。それはよく知られているように、“11111０／
１０／０／０／０／０／”である。
リセツト信号の論理レベルは１）、同期信号Ｓは
再び０／であり、それ故出力Ａには引続いて入力
ｃ，ｄに与えられた論理レベルが送られる。した
がつて３個のクロツクパルスにより出力Ａにおい
てフレーム整列語Ｆ（第２ｂ図H2参照）が形成さ
れる。それはよく知られているように、“11111０／
１０／０／０／０／０／”である。
第４のクロツクパルスにおいて同期信号Ｓは
“１”であり、それによりブロツクＡ２，Ａ１，
Ａ７，Ａ５の４個の出力Ｑ２，Ｑ１，Ｑ７，Ｑ５
の全てが信号Ｔ１，Ｔ２，Ｔ３，Ｔ４のスクラン
ブルを行なうために使用される（表H2の第15列
乃至第18列参照）。
“１”であり、それによりブロツクＡ２，Ａ１，
Ａ７，Ａ５の４個の出力Ｑ２，Ｑ１，Ｑ７，Ｑ５
の全てが信号Ｔ１，Ｔ２，Ｔ３，Ｔ４のスクラン
ブルを行なうために使用される（表H2の第15列
乃至第18列参照）。
第２ａ図に示した装置は前述の欠点(a)および(b)
を克服するのみならずリセツトするときに前述の
ハードコピーフレーム整列語Ｆを発生する利点を
有する。他方前記プリセツトスクランブラは信号
Ｔ１，Ｔ２，Ｔ３，Ｔ４が周期型のものである場
合には大きな欠点を有しており、特にT1＝T2＝
T3＝T4＝０／の場合には多重化された信号（出力
Ａにおける信号）は27−１の擬似ランダム順序で
再現されず、多少近似的なランダムシーケンスに
なり非常に好ましくない。そのような場合にはで
きるだけランダムなシーケンスを持つことが必要
である。
を克服するのみならずリセツトするときに前述の
ハードコピーフレーム整列語Ｆを発生する利点を
有する。他方前記プリセツトスクランブラは信号
Ｔ１，Ｔ２，Ｔ３，Ｔ４が周期型のものである場
合には大きな欠点を有しており、特にT1＝T2＝
T3＝T4＝０／の場合には多重化された信号（出力
Ａにおける信号）は27−１の擬似ランダム順序で
再現されず、多少近似的なランダムシーケンスに
なり非常に好ましくない。そのような場合にはで
きるだけランダムなシーケンスを持つことが必要
である。
本発明の主要な目的は、信号Ｔ１，Ｔ２，Ｔ
３，Ｔ４が同時に論理レベル０／になつた場合にお
いてさえも27−１の周期を有する擬似ランダムシ
ーケンスを構成する多重信号をその出力部に得る
ことができ、ハードコピー形態でフレーム整列語
“11111０／１０／０／０／０／０／”を有するように
構成され
た２進デジツト擬似ランダムシーケンスを発生さ
せる装置を提供することである。
３，Ｔ４が同時に論理レベル０／になつた場合にお
いてさえも27−１の周期を有する擬似ランダムシ
ーケンスを構成する多重信号をその出力部に得る
ことができ、ハードコピー形態でフレーム整列語
“11111０／１０／０／０／０／０／”を有するように
構成され
た２進デジツト擬似ランダムシーケンスを発生さ
せる装置を提供することである。
この発明によれば、この目的は、予め定められ
た周波数を有する２進符号情報の入力信号を伝送
する４本の別々のラインがそれぞれ第１の入力に
結合され第２の入力に同期信号が供給されている
４個のアンド回路と、２以上の入力を有しその第
１の入力が前記アンド回路の出力に結合され第２
の入力が疑似ランタムシーケンス発生装置に結合
されている第１、第２、第３および第４の排他的
オア回路と、これら排他的オア回路の出力に結合
されて前記２進符号情報の入力信号の４倍の周波
数の２進符号情報信号を出力するマルチプレクサ
を具備している論理装置と共同して動作する疑似
ランタムシーケンス発生装置であつて、前記入力
信号周波数に等しい周波数の信号によつて同期的
に駆動され、それら信号の各パルスに依存する関
係する入力の論理レベルを出力に生じ、予定の論
理レベルがリセツト線を通じて供給されてその入
力に現れると出力に予定の論理レベルを生じる７
個の同様な論理シーケンスのブロツクを具備し、
第１、第２、第３、第４、第５、第６の各ブロツ
クの出力はそれぞれ第２、第３、第４、第５、第
６、第７の各ブロツクの入力に結合され、第６と
第７のブロツクの出力は別の排他的オア回路の対
応する入力に結合され、この排他的オア回路の出
力は第１のブロツクの入力に結合されている２進
デジツトの疑似ランダムシーケンス発生装置にお
いて、前記第１、第４、第６の各ブロツクの出力
にそれぞれ結合された３個の入力と前記第１の排
他的オア回路の第２の入力に結合された出力とを
備えた第５の排他的オア回路と、前記第６のブロ
ツクの出力に結合された入力と前記第２の排他的
オア回路の第２の入力に結合された出力とを備え
た第６の排他的オア回路と、前記第２、第４、第
５の各ブロツクの出力にそれぞれ結合された３個
の入力と前記第３の排他的オア回路の第２の入力
に結合された出力とを備えた第７の排他的オア回
路と、前記第２および第５のブロツクの出力にそ
れぞれ結合された２個の入力と前記第４の排他的
オア回路の第２の入力に結合された出力とを備え
た第８の排他的オア回路とを具備し、リセツト線
が前記第４の排他的オア回路の第３の入力に結合
され、さらに第１、第３、第４、第６および第７
の各ブロツクのセツト入力ならびに残りの第２お
よび第５のブロツクのリセツト入力に結合されて
いることを特徴とする擬似ランダムシーケンス発
生装置によつて達成される。
た周波数を有する２進符号情報の入力信号を伝送
する４本の別々のラインがそれぞれ第１の入力に
結合され第２の入力に同期信号が供給されている
４個のアンド回路と、２以上の入力を有しその第
１の入力が前記アンド回路の出力に結合され第２
の入力が疑似ランタムシーケンス発生装置に結合
されている第１、第２、第３および第４の排他的
オア回路と、これら排他的オア回路の出力に結合
されて前記２進符号情報の入力信号の４倍の周波
数の２進符号情報信号を出力するマルチプレクサ
を具備している論理装置と共同して動作する疑似
ランタムシーケンス発生装置であつて、前記入力
信号周波数に等しい周波数の信号によつて同期的
に駆動され、それら信号の各パルスに依存する関
係する入力の論理レベルを出力に生じ、予定の論
理レベルがリセツト線を通じて供給されてその入
力に現れると出力に予定の論理レベルを生じる７
個の同様な論理シーケンスのブロツクを具備し、
第１、第２、第３、第４、第５、第６の各ブロツ
クの出力はそれぞれ第２、第３、第４、第５、第
６、第７の各ブロツクの入力に結合され、第６と
第７のブロツクの出力は別の排他的オア回路の対
応する入力に結合され、この排他的オア回路の出
力は第１のブロツクの入力に結合されている２進
デジツトの疑似ランダムシーケンス発生装置にお
いて、前記第１、第４、第６の各ブロツクの出力
にそれぞれ結合された３個の入力と前記第１の排
他的オア回路の第２の入力に結合された出力とを
備えた第５の排他的オア回路と、前記第６のブロ
ツクの出力に結合された入力と前記第２の排他的
オア回路の第２の入力に結合された出力とを備え
た第６の排他的オア回路と、前記第２、第４、第
５の各ブロツクの出力にそれぞれ結合された３個
の入力と前記第３の排他的オア回路の第２の入力
に結合された出力とを備えた第７の排他的オア回
路と、前記第２および第５のブロツクの出力にそ
れぞれ結合された２個の入力と前記第４の排他的
オア回路の第２の入力に結合された出力とを備え
た第８の排他的オア回路とを具備し、リセツト線
が前記第４の排他的オア回路の第３の入力に結合
され、さらに第１、第３、第４、第６および第７
の各ブロツクのセツト入力ならびに残りの第２お
よび第５のブロツクのリセツト入力に結合されて
いることを特徴とする擬似ランダムシーケンス発
生装置によつて達成される。
本発明のさらに特徴とするところは以下の添附
図面を参照にした実施例についての詳細な説明に
より明らかにされよう。
図面を参照にした実施例についての詳細な説明に
より明らかにされよう。
第３図を参照すると論理ブロツク１、２、４、
2a、11a、11b、10、６、７、８、９、16、17、
18、19は第２ａ図に同じ符号で示されたブロツク
と同一である。
2a、11a、11b、10、６、７、８、９、16、17、
18、19は第２ａ図に同じ符号で示されたブロツク
と同一である。
リセツト線３０（第３図）は論理シーケンスの
ブロツク（クロツク装置）Ａ１，Ａ３，Ａ４，Ａ
６，Ａ７のセツト入力およびブロツクＡ２，Ａ５
のリセツト入力に結合されている。
ブロツク（クロツク装置）Ａ１，Ａ３，Ａ４，Ａ
６，Ａ７のセツト入力およびブロツクＡ２，Ａ５
のリセツト入力に結合されている。
本発明によれば排他的オア回路１６，１７，１
８，１９（それぞれ第１、第２、第３、第４の排
他的オア回路）と信号源または発振器４との間に
４個の排他的オア回路２０，２１，２２，２３
（それぞれ第５、第６、第７、第８の排他的オア
回路）が配置され、それらは第３図に示し後述す
るように結合されている。
８，１９（それぞれ第１、第２、第３、第４の排
他的オア回路）と信号源または発振器４との間に
４個の排他的オア回路２０，２１，２２，２３
（それぞれ第５、第６、第７、第８の排他的オア
回路）が配置され、それらは第３図に示し後述す
るように結合されている。
排他的オア回路２０はブロツクＡ１，Ａ４，Ａ
６の出力Ｑ１，Ｑ４，Ｑ６に結合された３個の入
力を備え、一方出力は回路１６の第２の入力に結
合されている（回路１６の第１の入力はアンド回
路６の出力に結合されている）。
６の出力Ｑ１，Ｑ４，Ｑ６に結合された３個の入
力を備え、一方出力は回路１６の第２の入力に結
合されている（回路１６の第１の入力はアンド回
路６の出力に結合されている）。
排他的オア回路２１は出力Ｑ６（ブロツクＡ
６）に結合された入力を有し、その出力は回路１
７の第２の入力に結合されている（回路１７の第
１の入力はアンド回路７の出力に結合されてい
る。） 排他的オア回路２２は出力Ｑ２，Ｑ４，Ｑ５
（ブロツクＡ２，Ａ４，Ａ５）に結合された３個
の入力を備え、その出力は回路１８の第２の入力
に結合されている（回路１８の第１の入力はアン
ド回路８の出力に結合されている）。
６）に結合された入力を有し、その出力は回路１
７の第２の入力に結合されている（回路１７の第
１の入力はアンド回路７の出力に結合されてい
る。） 排他的オア回路２２は出力Ｑ２，Ｑ４，Ｑ５
（ブロツクＡ２，Ａ４，Ａ５）に結合された３個
の入力を備え、その出力は回路１８の第２の入力
に結合されている（回路１８の第１の入力はアン
ド回路８の出力に結合されている）。
排他的オア回路２３は出力Ｑ５，Ｑ２（ブロツ
クＡ５，Ａ２）に結合された２個の入力を備え、
その出力は回路１９の第２の入力に結合されてい
る（回路１９の第１の入力はアンド回路９の出力
に結合され、第３の入力はリセツト線３０に結合
されている）。
クＡ５，Ａ２）に結合された２個の入力を備え、
その出力は回路１９の第２の入力に結合されてい
る（回路１９の第１の入力はアンド回路９の出力
に結合され、第３の入力はリセツト線３０に結合
されている）。
アンド回路および排他的オア回路に対するブロ
ツクA1〜A7にそれぞれ関係する表K1、K2、K3
（第４図）および上述の論理クロツクの特別の相
互結合を検討すれば本発明の装置の動作モードは
明らかである。その真値表は第４図に示されてい
る。
ツクA1〜A7にそれぞれ関係する表K1、K2、K3
（第４図）および上述の論理クロツクの特別の相
互結合を検討すれば本発明の装置の動作モードは
明らかである。その真値表は第４図に示されてい
る。
第４図中の表K4の第１列には周波数分割器２
ａ（約141MHzで動作）により走査される基本クロ
ツク時間ｔが示されている。第２列にはリセツト
線３０に与えられる論理レベルＳ／Ｒが示されて
いる。第３列には同期信号Ｓの論理レベルが示さ
れている。第４列乃至第10列には出力Ｑ７乃至Ｑ
１の論理レベルが示されている。第11列乃至第14
列には排他的オア回路２０乃至２３の各出力P1
乃至P4の論理レベルが示されている。第15列乃
至第18列にはマルチプレクサ１の入力ｃ，ｄ，
ｅ，ｆの論理レベルが示されている。クロツクの
時間ｔ＝０／（表K4の第１列）においてＳ＝０／、
およびＳ／Ｒ＝０／であり、出力Ｐ１，Ｐ２，Ｐ
３，Ｐ４は論理レベル１にあり、クロツクタイミ
ングのゼロ時間を設定する。この状態では入力
ｃ，ｄ，ｅ，ｆは全て論理レベル１である。
ａ（約141MHzで動作）により走査される基本クロ
ツク時間ｔが示されている。第２列にはリセツト
線３０に与えられる論理レベルＳ／Ｒが示されて
いる。第３列には同期信号Ｓの論理レベルが示さ
れている。第４列乃至第10列には出力Ｑ７乃至Ｑ
１の論理レベルが示されている。第11列乃至第14
列には排他的オア回路２０乃至２３の各出力P1
乃至P4の論理レベルが示されている。第15列乃
至第18列にはマルチプレクサ１の入力ｃ，ｄ，
ｅ，ｆの論理レベルが示されている。クロツクの
時間ｔ＝０／（表K4の第１列）においてＳ＝０／、
およびＳ／Ｒ＝０／であり、出力Ｐ１，Ｐ２，Ｐ
３，Ｐ４は論理レベル１にあり、クロツクタイミ
ングのゼロ時間を設定する。この状態では入力
ｃ，ｄ，ｅ，ｆは全て論理レベル１である。
さらに詳しく説明すると信号源４に対して排他
的オア回路２０，２１，２２，２３を特別の結合
にしたことによりクロツクタイミングのｔ＝１に
おいて、Ｓ＝０／およびＳ／Ｒ＝０／であり、各出力
Ｐ１，Ｐ２，Ｐ３，Ｐ４は論理レベルは“１０／１
０／”であり、この論理レベルは対応して入力ｃ，
ｄ，ｅ，ｆに与えられる。
的オア回路２０，２１，２２，２３を特別の結合
にしたことによりクロツクタイミングのｔ＝１に
おいて、Ｓ＝０／およびＳ／Ｒ＝０／であり、各出力
Ｐ１，Ｐ２，Ｐ３，Ｐ４は論理レベルは“１０／１
０／”であり、この論理レベルは対応して入力ｃ，
ｄ，ｅ，ｆに与えられる。
クロツクタイミングのｔ＝２においてはＳは再
び０／であり、Ｓ／Ｒは論理レベル１となる。信号
源４に対する前述のような排他的オア回路２０，
２１，２２，２３の特別の結合によつて出力Ｐ
１，Ｐ２，Ｐ３，Ｐ４はそれぞれ論理レベル０／０／
０／１となる。一方入力ｃ，ｄ，ｅ，ｆは論理レベ
ル０／０／０／０／にされる。入力ｔにおける第４のビ
ツ
トは出力Ｐ４の論理レベル１と一致しないことに
注意すべきである。これは排他的オア回路１９の
第２の入力においてリセツト線３０の論理レベル
１が供給されるからである。
び０／であり、Ｓ／Ｒは論理レベル１となる。信号
源４に対する前述のような排他的オア回路２０，
２１，２２，２３の特別の結合によつて出力Ｐ
１，Ｐ２，Ｐ３，Ｐ４はそれぞれ論理レベル０／０／
０／１となる。一方入力ｃ，ｄ，ｅ，ｆは論理レベ
ル０／０／０／０／にされる。入力ｔにおける第４のビ
ツ
トは出力Ｐ４の論理レベル１と一致しないことに
注意すべきである。これは排他的オア回路１９の
第２の入力においてリセツト線３０の論理レベル
１が供給されるからである。
上述のビツトの３つのシーケンスはマルチプレ
クサの出力Ａにおいて11111０／１０／０／０／０／０
／とし
てよく知られているフレーム整列語を構成する。
クサの出力Ａにおいて11111０／１０／０／０／０／０
／とし
てよく知られているフレーム整列語を構成する。
時間ｔ＝２における論理レベルＳ／Ｒ＝１はク
ロツクタイミングのｔ＝３において出力Ｑ７乃至
Ｑ１における論理レベルの予め定められた組み合
せ（表K4の第４行参照）を画定し、それはＳ／
Ｒ＝０／およびＳ＝１であることと同期して信号Ｔ
１，Ｔ２，Ｔ３，Ｔ４についてのスクランブル動
作を開始する（表K4の第４行におけるｃ，ｄ，
ｅ，ｆ参照）。
ロツクタイミングのｔ＝３において出力Ｑ７乃至
Ｑ１における論理レベルの予め定められた組み合
せ（表K4の第４行参照）を画定し、それはＳ／
Ｒ＝０／およびＳ＝１であることと同期して信号Ｔ
１，Ｔ２，Ｔ３，Ｔ４についてのスクランブル動
作を開始する（表K4の第４行におけるｃ，ｄ，
ｅ，ｆ参照）。
本発明による技術的なアプローチを要約するこ
とにより（排他的オア回路２０，２１，２２，２
３を設けそれらと順次のブロツクＡ７…Ａ１の出
力との特別の接続を行なうこと）T1＝T2＝T3＝
T4＝０／の存在において周期27−１の擬似ランダ
ムシーケンスから成り、約565MHzの周波数を有
する多重化された信号（マルチプレクサ１の出力
Ａにおける信号）を得ることが可能である。
とにより（排他的オア回路２０，２１，２２，２
３を設けそれらと順次のブロツクＡ７…Ａ１の出
力との特別の接続を行なうこと）T1＝T2＝T3＝
T4＝０／の存在において周期27−１の擬似ランダ
ムシーケンスから成り、約565MHzの周波数を有
する多重化された信号（マルチプレクサ１の出力
Ａにおける信号）を得ることが可能である。
最後に、リセツト線３０の排他的オア回路１９
の入力への結合はその同じ線をブロツクＡ７…Ａ
１のセツト・リセツト入力に結合することと共に
ハードコピー形態のフレーム整列語を得ることを
可能にする。
の入力への結合はその同じ線をブロツクＡ７…Ａ
１のセツト・リセツト入力に結合することと共に
ハードコピー形態のフレーム整列語を得ることを
可能にする。
以上本発明を好ましい実施例について説明した
が、これらの説明が単なる例示であつて、本発明
はこれらの実施例に限定されるべきものではな
く、前述のブロツクや論理回路は特許請求の範囲
に記載された本発明の技術的範囲を逸脱すること
なく、同じ機能を行なう対応する他の装置によつ
て置換することが可能である。
が、これらの説明が単なる例示であつて、本発明
はこれらの実施例に限定されるべきものではな
く、前述のブロツクや論理回路は特許請求の範囲
に記載された本発明の技術的範囲を逸脱すること
なく、同じ機能を行なう対応する他の装置によつ
て置換することが可能である。
第１図は２進デジツトの擬似ランダムシーケン
スを発生させる従来の装置のブロツク図、第２ａ
図は別の従来の装置のブロツク図、第２ｂ図は第
２ａ図の装置の動作説明図、第３図は本発明の１
実施例のブロツク図、第４図は第３図の装置の動
作説明図である。 １……マルチプレクサ、２……クロツク、２ａ
……周波数分割器、３……スクランブラ、４……
スクランブラ、６，７，８，９……アンド回路、
１１ａ，１１ｂ……フリツプ・フロツプ、１６，
１７，１８，１９，２０，２１，２２，２３……
排他的オア回路、Ａ１，Ａ２，Ａ３，Ａ４，Ａ
５，Ａ６，Ａ７……クロツク装置。
スを発生させる従来の装置のブロツク図、第２ａ
図は別の従来の装置のブロツク図、第２ｂ図は第
２ａ図の装置の動作説明図、第３図は本発明の１
実施例のブロツク図、第４図は第３図の装置の動
作説明図である。 １……マルチプレクサ、２……クロツク、２ａ
……周波数分割器、３……スクランブラ、４……
スクランブラ、６，７，８，９……アンド回路、
１１ａ，１１ｂ……フリツプ・フロツプ、１６，
１７，１８，１９，２０，２１，２２，２３……
排他的オア回路、Ａ１，Ａ２，Ａ３，Ａ４，Ａ
５，Ａ６，Ａ７……クロツク装置。
Claims (1)
- 【特許請求の範囲】 １ 予め定められた周波数を有する２進符号情報
の入力信号を伝送する４本の別々のラインがそれ
ぞれ第１の入力に結合され第２の入力に同期信号
が供給されている４個のアンド回路と、２以上の
入力を有しその第１の入力が前記アンド回路の出
力に結合され第２の入力が疑似ランタムシーケン
ス発生装置に結合されている第１、第２、第３お
よび第４の排他的オア回路と、これら排他的オア
回路の出力に結合されて前記２進符号情報の入力
信号の４倍の周波数の２進符号情報信号を出力す
るマルチプレクサを具備している論理装置と共同
して動作する疑似ランタムシーケンス発生装置で
あつて、 前記入力信号周波数に等しい周波数の信号によ
つて同期的に駆動され、それら信号の各パルスに
依存する関係する入力の論理レベルを出力に生
じ、予定の論理レベルがリセツト線を通じて供給
されてその入力に現れると出力に予定の論理レベ
ルを生じる７個の同様な論理シーケンスのブロツ
クを具備し、第１、第２、第３、第４、第５、第
６の各ブロツクの出力はそれぞれ第２、第３、第
４、第５、第６、第７の各ブロツクの入力に結合
され、第６と第７のブロツクの出力は別の排他的
オア回路の対応する入力に結合され、この排他的
オア回路の出力は第１のブロツクの入力に結合さ
れている２進デジツトの疑似ランダムシーケンス
発生装置において、 前記第１、第４、第６の各ブロツクの出力にそ
れぞれ結合された３個の入力と前記第１の排他的
オア回路の第２の入力に結合された出力とを備え
た第５の排他的オア回路と、前記第６のブロツク
の出力に結合された入力と前記第２の排他的オア
回路の第２の入力に結合された出力とを備えた第
６の排他的オア回路と、前記第２、第４、第５の
各ブロツクの出力にそれぞれ結合された３個の入
力と前記第３の排他的オア回路の第２の入力に結
合された出力とを備えた第７の排他的オア回路
と、前記第２および第５のブロツクの出力にそれ
ぞれ結合された２個の入力と前記第４の排他的オ
ア回路の第２の入力に結合された出力とを備えた
第８の排他的オア回路とを具備し、リセツト線が
前記第４の排他的オア回路の第３の入力に結合さ
れ、さらに第１、第３、第４、第６および第７の
各ブロツクのセツト入力ならびに残りの第２およ
び第５のブロツクのリセツト入力に結合されてい
ることを特徴とする疑似ランダムシーケンス発生
装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT19147-A/82 | 1982-01-15 | ||
| IT19147/82A IT1153414B (it) | 1982-01-15 | 1982-01-15 | Dispositivo per la generazione di sequenze pseudo casuali di cifre binarie |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58170144A JPS58170144A (ja) | 1983-10-06 |
| JPH0220021B2 true JPH0220021B2 (ja) | 1990-05-07 |
Family
ID=11155254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58005785A Granted JPS58170144A (ja) | 1982-01-15 | 1983-01-17 | ２進デジツト擬似ランダムシ−ケンス発生装置 |
Country Status (7)
| Country | Link |
|---|---|
| JP (1) | JPS58170144A (ja) |
| AU (1) | AU557654B2 (ja) |
| CH (1) | CH660102A5 (ja) |
| ES (1) | ES8402437A1 (ja) |
| FR (1) | FR2520136B1 (ja) |
| GB (1) | GB2117149B (ja) |
| IT (1) | IT1153414B (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2563392B1 (fr) * | 1984-04-19 | 1986-06-06 | Loire Electronique | Generateur pseudo-aleatoire |
| DE3840857A1 (de) * | 1988-12-03 | 1990-06-07 | Hella Kg Hueck & Co | Einrichtung zur fernsteuerung von sicherungseinrichtungen |
| RU2163027C2 (ru) * | 1999-04-13 | 2001-02-10 | Военный университет связи | Генератор псевдослучайной последовательности (варианты) |
| RU2223593C1 (ru) * | 2002-05-31 | 2004-02-10 | Федеральное Государственное унитарное предприятие Воронежский научно-исследовательский институт связи | Генератор псевдослучайных последовательностей |
| RU2250489C1 (ru) * | 2003-07-01 | 2005-04-20 | Военный университет связи | Генератор случайной последовательности |
| RU2313125C1 (ru) * | 2006-06-05 | 2007-12-20 | ВОЕННАЯ АКАДЕМИЯ СВЯЗИ имени С.М. Буденного | Генератор случайной последовательности |
| JP2008000786A (ja) * | 2006-06-22 | 2008-01-10 | Sumitomo Heavy Industries Techno-Fort Co Ltd | 熱間鍛造プレスおよびその鍛造方法 |
| RU2395834C1 (ru) * | 2009-02-12 | 2010-07-27 | Государственное образовательное учреждение высшего профессионального образования "Саратовский государственный университет им. Н.Г. Чернышевского" | Генератор случайных перестановок |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1517275A (en) * | 1975-07-01 | 1978-07-12 | British Broadcasting Corp | Electrical random source |
| DE3010969A1 (de) * | 1980-03-21 | 1981-10-01 | Siemens AG, 1000 Berlin und 8000 München | Pcm-system mit sendeseitigem verwuerfler und empfangsseitigem entwuerfler |
-
1982
- 1982-01-15 IT IT19147/82A patent/IT1153414B/it active
- 1982-12-15 AU AU91547/82A patent/AU557654B2/en not_active Ceased
-
1983
- 1983-01-13 CH CH171/83A patent/CH660102A5/de not_active IP Right Cessation
- 1983-01-15 ES ES519024A patent/ES8402437A1/es not_active Expired
- 1983-01-15 GB GB08301090A patent/GB2117149B/en not_active Expired
- 1983-01-17 JP JP58005785A patent/JPS58170144A/ja active Granted
- 1983-01-17 FR FR838300624A patent/FR2520136B1/fr not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58170144A (ja) | 1983-10-06 |
| ES519024A0 (es) | 1984-02-16 |
| CH660102A5 (de) | 1987-03-13 |
| IT8219147A0 (it) | 1982-01-15 |
| FR2520136A1 (fr) | 1983-07-22 |
| IT1153414B (it) | 1987-01-14 |
| AU557654B2 (en) | 1987-01-08 |
| GB8301090D0 (en) | 1983-02-16 |
| AU9154782A (en) | 1983-07-21 |
| GB2117149A (en) | 1983-10-05 |
| ES8402437A1 (es) | 1984-02-16 |
| GB2117149B (en) | 1985-05-09 |
| FR2520136B1 (fr) | 1990-09-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4531022A (en) | Device for generating binary digit pseudo-random sequences | |
| EP0171408B1 (en) | Pseudo-random binary sequence generators | |
| US5488658A (en) | Video signal scrambling and descrambling apparatus | |
| JPH10261960A (ja) | アナログ・デジタル変換器における歪み低減方法および装置 | |
| JPH0220021B2 (ja) | ||
| US3986168A (en) | Multichannel error signal generator | |
| US20010033662A1 (en) | Interface security system and method | |
| EP0064590B1 (en) | High speed binary counter | |
| GB2198317A (en) | Recovery of data clocks | |
| JP2576657B2 (ja) | タイミング信号発生器 | |
| JP2752654B2 (ja) | スクランブル化符号のデータ伝送方式 | |
| JP2789679B2 (ja) | パリテイ信号挿入回路 | |
| JPS6228901B2 (ja) | ||
| KR200165284Y1 (ko) | 병렬처리 스크램블러 | |
| JP2557703B2 (ja) | モード設定回路 | |
| JP2586340B2 (ja) | 試験信号挿入回路 | |
| JPH0513410B2 (ja) | ||
| JPH0777557A (ja) | 半導体集積回路装置 | |
| JPH0145774B2 (ja) | ||
| SU640438A1 (ru) | Устройство синхронизации цифровых сигналов | |
| JPS6211317A (ja) | 擬似ランダム誤りパタ−ン信号発生装置 | |
| JPH1185475A (ja) | 乱数発生装置 | |
| JPH04246942A (ja) | 反転回路付きスクランブラ | |
| JPS6037585A (ja) | デ−タ帰還型暗号装置 | |
| JPH04238441A (ja) | 試験用エラー発生回路 |