JPS59124740A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59124740A JPS59124740A JP57233774A JP23377482A JPS59124740A JP S59124740 A JPS59124740 A JP S59124740A JP 57233774 A JP57233774 A JP 57233774A JP 23377482 A JP23377482 A JP 23377482A JP S59124740 A JPS59124740 A JP S59124740A
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- JP
- Japan
- Prior art keywords
- input
- output
- pad
- electrostatic
- gate array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はＥ ＣＬゲートアレイなどの人、出力端子によ
る静電破壊を防止する素子を有する半導体装置に関する
。
る静電破壊を防止する素子を有する半導体装置に関する
。
（２）技術の背景
ＩＣ（ＬＳＩ）素子として知られているＥＣＬゲートア
レイなどは、外部から、その複数の入出力端子を介して
加わる静電気による内部素子の破壊を受けやすい。それ
を防止するために、外部回路と素子の入出力端子との間
に静電破壊防止用の回路を設ける技術が知られている。
レイなどは、外部から、その複数の入出力端子を介して
加わる静電気による内部素子の破壊を受けやすい。それ
を防止するために、外部回路と素子の入出力端子との間
に静電破壊防止用の回路を設ける技術が知られている。
（３）従来技術と問題点
このような回路は、構成が簡単で、かつ有効であるが、
素子の複数の入出力端子ごとに外部にこの回路を設けた
のでは、１素子あたりの回路構成が大きくなりまた製造
コストも高くなってしまうので、素子の内部に入出力静
電破壊防止回路を組みこんでしまうことが考えられる。
素子の複数の入出力端子ごとに外部にこの回路を設けた
のでは、１素子あたりの回路構成が大きくなりまた製造
コストも高くなってしまうので、素子の内部に入出力静
電破壊防止回路を組みこんでしまうことが考えられる。
しかし、ゲートアレイなどの素子は内部の各素子間の配
線を変えることによって、１素子でさまざまな働きを持
たせることが可能なため、そのゲートアレイの各端子が
入力用の端子であるか出力用の端子であるかは、そのゲ
ートアレイにどのような動作をさせるかによって異なっ
てくる。ところが、静電破壊防止回路は入力端子用と出
力端子用とでその回路構成が異なるため、それらをゲー
トアレイの端子に対応させて組みこむ場合、各端子が人
力用端子であるか出力用端子であるかによって異なる静
電破壊防止回路を組みこまねばならす、結局そのゲート
アレイがどのような動作をするかによって設計を変えね
ばならなくなってしまう。このことは製造コストを高く
するばかりかゲートアレイの汎用性を著しく狭める結果
にもなってしまう。
線を変えることによって、１素子でさまざまな働きを持
たせることが可能なため、そのゲートアレイの各端子が
入力用の端子であるか出力用の端子であるかは、そのゲ
ートアレイにどのような動作をさせるかによって異なっ
てくる。ところが、静電破壊防止回路は入力端子用と出
力端子用とでその回路構成が異なるため、それらをゲー
トアレイの端子に対応させて組みこむ場合、各端子が人
力用端子であるか出力用端子であるかによって異なる静
電破壊防止回路を組みこまねばならす、結局そのゲート
アレイがどのような動作をするかによって設計を変えね
ばならなくなってしまう。このことは製造コストを高く
するばかりかゲートアレイの汎用性を著しく狭める結果
にもなってしまう。
（４）発明の目的
この発明はそのような問題点を解決するために、ＥＣＬ
ゲートアレイの製造時点において、各端子が入力用の端
子であるか、出力用の端子であるかということがわかっ
ていなくても、静電破壊防止用の回路を素子として組み
こませることができ、配線によって簡単に入力用または
、出力用の働きをもたせることができるようにすること
によってＥＣＬゲートアレイの動作目的に依存しない汎
用性のある素子を提供できるようにすることを目的とす
る。
ゲートアレイの製造時点において、各端子が入力用の端
子であるか、出力用の端子であるかということがわかっ
ていなくても、静電破壊防止用の回路を素子として組み
こませることができ、配線によって簡単に入力用または
、出力用の働きをもたせることができるようにすること
によってＥＣＬゲートアレイの動作目的に依存しない汎
用性のある素子を提供できるようにすることを目的とす
る。
（５）発明の構成
本発明の特徴とするところは、ゲートアレイのボンディ
ング・パッド近傍に静電破壊防止素子を配置し、配線を
選択的に行って入力または出力用の静電破壊防止回路が
形成できるようにしたことを特徴とする半導体装置を提
供することによって達成される。
ング・パッド近傍に静電破壊防止素子を配置し、配線を
選択的に行って入力または出力用の静電破壊防止回路が
形成できるようにしたことを特徴とする半導体装置を提
供することによって達成される。
（６）発明の実施例
以下、この発明の一実施例を添付図面を参照にして詳細
に説明する。
に説明する。
第１図はこの発明によるＥ ＣＬゲートアレイの入出力
用端子であるボンディング・バンドの部分の拡大図であ
る。１は、入力用のボンディング・パッド（以下人カバ
ソドという）であり、２は出力用のボンディング・バン
ド（以下出力パッドという）である。入力バンド１及び
出力バンド２において、３は電極となるバンド部分であ
り、その下にシリコン酸化膜（ＳｉＯ２）４が配設され
、そのまわりはアイソレーション層５となっている。
用端子であるボンディング・バンドの部分の拡大図であ
る。１は、入力用のボンディング・パッド（以下人カバ
ソドという）であり、２は出力用のボンディング・バン
ド（以下出力パッドという）である。入力バンド１及び
出力バンド２において、３は電極となるバンド部分であ
り、その下にシリコン酸化膜（ＳｉＯ２）４が配設され
、そのまわりはアイソレーション層５となっている。
入カバンド１において、結線８を介して、静電破壊防止
素子群６が接続さており、入力用の配線がなされている
。出力バンド２においては、結線９を介して、やはり静
電破壊防止素子群７が接続されており、この場合は、出
力用の配線となっている。入カバソド用の静電破壊防止
素子群６及び出力バンド用の静電破壊防止素子群７は、
同一の素子構成となっており、その配線が異なることに
より、入カバンド用か出力バンド用かを選択している。
素子群６が接続さており、入力用の配線がなされている
。出力バンド２においては、結線９を介して、やはり静
電破壊防止素子群７が接続されており、この場合は、出
力用の配線となっている。入カバソド用の静電破壊防止
素子群６及び出力バンド用の静電破壊防止素子群７は、
同一の素子構成となっており、その配線が異なることに
より、入カバンド用か出力バンド用かを選択している。
そして、各ボンディング・パッドはこれらの素子群から
結線１０及び１１を介して、内部のＥ ＣＬゲートアレ
イ素子に接続されている。さらに、これらの素子群は各
ボンディング・パッド間に配置されることにより、回路
面積を小さくすることを可能としている。
結線１０及び１１を介して、内部のＥ ＣＬゲートアレ
イ素子に接続されている。さらに、これらの素子群は各
ボンディング・パッド間に配置されることにより、回路
面積を小さくすることを可能としている。
第２図は静電破壊防止素子群６及び７の素子の配置を上
から見た図である。Ｂがトランジスタのベース領域、Ｐ
がトランジスタのエミッタ、Ｃがトランジスタのコレク
タ、ＢＣがベース用の電極窓である。また、Ｒ１及びＲ
２は抵抗である。この素子配置は入カバソド用、出力バ
ンド用ともに共通であり、これによってボンディング・
パッドが入力用であるか出力用であるかとういうことに
５− 影響されない配置を可能としている。
から見た図である。Ｂがトランジスタのベース領域、Ｐ
がトランジスタのエミッタ、Ｃがトランジスタのコレク
タ、ＢＣがベース用の電極窓である。また、Ｒ１及びＲ
２は抵抗である。この素子配置は入カバソド用、出力バ
ンド用ともに共通であり、これによってボンディング・
パッドが入力用であるか出力用であるかとういうことに
５− 影響されない配置を可能としている。
この第２図の素子群によって静電破壊防止回路を構成す
るが、まず、入力用及び出力用の静電破壊防止回路につ
いて説明する。
るが、まず、入力用及び出力用の静電破壊防止回路につ
いて説明する。
第３図（ａｔは入力用の静電破壊防止回路の一構成例で
ダイオードで静電破壊防止素子群６を構成させた場合で
ある。入力端子Ｔ１ＮはＥＣＬゲートアレイ内のトラン
ジスタＴ ｒ 、Ｎに接続されるとともに、ダイオード
Ｄ１を介してアースに落ちている。
ダイオードで静電破壊防止素子群６を構成させた場合で
ある。入力端子Ｔ１ＮはＥＣＬゲートアレイ内のトラン
ジスタＴ ｒ 、Ｎに接続されるとともに、ダイオード
Ｄ１を介してアースに落ちている。
゛ このような回路において、静電気によって入力端
子Ｔ、Ｎが正に帯電したとすると、電荷は殆どダイオー
ドＤ１を通ってアースに流れて、ＥＣＬゲートアレイ内
のトランジスタＴ ｒ 、Ｎなどを保護する。
子Ｔ、Ｎが正に帯電したとすると、電荷は殆どダイオー
ドＤ１を通ってアースに流れて、ＥＣＬゲートアレイ内
のトランジスタＴ ｒ 、Ｎなどを保護する。
また、入力端子ＴＩＮが負に帯電したとすると、ダイオ
ードＤ１に逆方向の電圧がかかるが、このときダイオー
ドＤ１は容量（コンデンサ）として働き、Ｔ ｒ 、Ｎ
なとを保護する。
ードＤ１に逆方向の電圧がかかるが、このときダイオー
ドＤ１は容量（コンデンサ）として働き、Ｔ ｒ 、Ｎ
なとを保護する。
次に第３図山）は出力用の静電破壊防止回路の一構成例
で同しくダイオードで静電破壊防止素子群７を構成させ
た場合である。出力端子Ｔ。、ＪＴは端子ゲ６− −トアレイ内のトランジスタＴｒｏ、ＪＴに接続される
とともに、ダイオードＤ２を介してアースに落ちている
。この回路において、静電気によって出力端子Ｔ。Ｕｌ
が正に帯電したとすると、電荷はダイオードＤ２を通っ
てアースに流れ、トランジスタＴｒｏ、Ａに逆電圧がか
かるのを防ぎ保護する。また出力端子Ｔ。□が負に帯電
したとすると、電荷はアースからＢＣＬゲートアレイ内
の抵抗ＲとトランジスタＴ ｒ ０ＬＩＴを通って出力
端子Ｔ。Ｉ、Ｔに流れる。
で同しくダイオードで静電破壊防止素子群７を構成させ
た場合である。出力端子Ｔ。、ＪＴは端子ゲ６− −トアレイ内のトランジスタＴｒｏ、ＪＴに接続される
とともに、ダイオードＤ２を介してアースに落ちている
。この回路において、静電気によって出力端子Ｔ。Ｕｌ
が正に帯電したとすると、電荷はダイオードＤ２を通っ
てアースに流れ、トランジスタＴｒｏ、Ａに逆電圧がか
かるのを防ぎ保護する。また出力端子Ｔ。□が負に帯電
したとすると、電荷はアースからＢＣＬゲートアレイ内
の抵抗ＲとトランジスタＴ ｒ ０ＬＩＴを通って出力
端子Ｔ。Ｉ、Ｔに流れる。
第３図＋０１は第３図＋０１の入力用の静電破壊防止回
路をトランジスタで構成したものであり、点線で囲んだ
部分が第２図に該当する回路である。入力端子Ｔ１Ｎは
抵抗Ｒ１を介してＥ ＣＴ−デー１〜アレイ内のトラン
ジスタＴ ｒ 、Ｎに接続されるとともに、抵抗Ｒ２を
介してトランジスタＴｒ＋のベースに接続されている。
路をトランジスタで構成したものであり、点線で囲んだ
部分が第２図に該当する回路である。入力端子Ｔ１Ｎは
抵抗Ｒ１を介してＥ ＣＴ−デー１〜アレイ内のトラン
ジスタＴ ｒ 、Ｎに接続されるとともに、抵抗Ｒ２を
介してトランジスタＴｒ＋のベースに接続されている。
トランジスタＴｒ１のエミッタ及びコレクタはともにア
ースに落ちる。このような構成によって、トランジスタ
Ｔｒ＋のベースとエミッタの間は、第３図（ａ）のダイ
オードＤ＋と全く同じ働きをし、入力用の静電破壊防止
回路として働く。また、トランジスタＴｒ＋は第３図＋
０１のダイオードＤＩのときと同様に容量（コンデンサ
）としても働くので、抵抗Ｒ１，Ｒ２とともに、ＲＣ回
路を構成し入力信号の発振防止用の回路としてもイｅＪ
＜。
ースに落ちる。このような構成によって、トランジスタ
Ｔｒ＋のベースとエミッタの間は、第３図（ａ）のダイ
オードＤ＋と全く同じ働きをし、入力用の静電破壊防止
回路として働く。また、トランジスタＴｒ＋は第３図＋
０１のダイオードＤＩのときと同様に容量（コンデンサ
）としても働くので、抵抗Ｒ１，Ｒ２とともに、ＲＣ回
路を構成し入力信号の発振防止用の回路としてもイｅＪ
＜。
第４図（７１１）は第３図（ａｌの入力用静電破壊防止
防止回路及び発振防止回路を第２図の素子で構成した場
合の例であり、エミッタＥとコレクタＣは結線されアー
スに落ちている。ベース領域Ｂの電極ＢＣは抵抗Ｒ２の
片方の端子に接続され、抵抗Ｒ２のもう片方の端子は、
抵抗５Ｒ１の片方の端子に接続されるとともに、結線８
を介して入力用のボンディング・パッド３に接続される
。抵抗Ｒ１のもう片方の端子は端子ゲートアレイの内部
素子に接続される。このように配線することによって、
第２図の素子で入力用静電破壊防止回路及び発振防止回
路を構成できる。
防止回路及び発振防止回路を第２図の素子で構成した場
合の例であり、エミッタＥとコレクタＣは結線されアー
スに落ちている。ベース領域Ｂの電極ＢＣは抵抗Ｒ２の
片方の端子に接続され、抵抗Ｒ２のもう片方の端子は、
抵抗５Ｒ１の片方の端子に接続されるとともに、結線８
を介して入力用のボンディング・パッド３に接続される
。抵抗Ｒ１のもう片方の端子は端子ゲートアレイの内部
素子に接続される。このように配線することによって、
第２図の素子で入力用静電破壊防止回路及び発振防止回
路を構成できる。
第４図（ｂｌは他の出力用静電破壊防止回路を同様に第
２図の素子で構成した場合の例である。エミッタＥとコ
レクタＣは結線されアースに落ちており、ベース領域Ｂ
の電極ＢＣと抵抗Ｒ２はアルミによってショートされ、
結線９によって出力用のボンディング・パッド３に接続
されるとともに、結線１１によってＥＣＬゲートアレイ
の内部素子に接続される。これによって、第２図の素子
を用いて出力用静電破壊防止回路を構成できる。
２図の素子で構成した場合の例である。エミッタＥとコ
レクタＣは結線されアースに落ちており、ベース領域Ｂ
の電極ＢＣと抵抗Ｒ２はアルミによってショートされ、
結線９によって出力用のボンディング・パッド３に接続
されるとともに、結線１１によってＥＣＬゲートアレイ
の内部素子に接続される。これによって、第２図の素子
を用いて出力用静電破壊防止回路を構成できる。
なお、第４図（ａ）及び第４図（ｂｌにおいて、ボンデ
ィング・バンドに接続される結線８．９及び１゜は、ア
イソレーション５の上を通っているが、アイソレーショ
ン上の酸化膜が薄いため、そこでの酸化膜破壊耐圧を上
げるために必ず２層配線を用いるようにする。
ィング・バンドに接続される結線８．９及び１゜は、ア
イソレーション５の上を通っているが、アイソレーショ
ン上の酸化膜が薄いため、そこでの酸化膜破壊耐圧を上
げるために必ず２層配線を用いるようにする。
（７）発明の効果
以上のように本発明によれば、ＥＣＬゲートアレイの各
端子が入力用であるか、出力用であるがわかっていなく
ても、同一の素子構成で静電破壊防止回路を組み込め、
入力用か出力用がの選択は後の配線過程で行えばよいの
で、端子ゲートアレイの製造コストを低（することがで
き、また素子自体の汎用性も高く保つことができ、なお
且つ静９− 電破壊防止回路をも含めた素子の大きさを小さくするこ
とができるという効果をもつ。
端子が入力用であるか、出力用であるがわかっていなく
ても、同一の素子構成で静電破壊防止回路を組み込め、
入力用か出力用がの選択は後の配線過程で行えばよいの
で、端子ゲートアレイの製造コストを低（することがで
き、また素子自体の汎用性も高く保つことができ、なお
且つ静９− 電破壊防止回路をも含めた素子の大きさを小さくするこ
とができるという効果をもつ。
第１図（ａｌ、 ｆｂｌは本発明の静電破壊防止素子と
パッドの関係を示す入出力部分の平面図、第２図は第１
図の破線部分に配設される静電破壊防止素子の平面図、
第３図＋０１、ｔｂｉは本発明の静電破壊防止素子をダ
イオードで構成した回路図、第３図＋０１は本発明の静
電破壊防止素子をトランジスタで構成した回路図第４図
（ａｌ、 （ｂｌは第３図（Ｄ）ｖｉ＃、をハターン化
した場合の静電破壊防止素子とパッドの関係を示す平面
図である。 １・・・入力パッド、 ２・・・出力パッド、３・
・・パッド電極、 ４・・・シリコン酸化層、 ５
・・・アイソレーション層、 ６・・・入力パッド用
静電破壊防止素子群、 ７・・・出力パッド用静電破
壊防止素子群、 ８゜９．１０・・・結線。 １０− （０） ｒ ｍ １ ］ ３ 霞 （ｂ） 「 １ １ 第 ４ （０） （ｂ） 手続補正書（方式） １、事件の表示 昭和５７年 特許側 第２３３７７４号２、発明の名称 半導体装置 ３、補正をする者 事件との関係 特許出願人 住所 神奈川県用崎市中原区上小田中１０１５番地名
称 富士通株式会社 ４、代理人 郵便番号 ２１１ 住所 神奈川県用崎市中原区」二小田中１０１５番地
昭和５８年３月９日（発送日 昭和５８年３月２９日）
６、補正の対象 明細書の「４、図面の簡単な説明」の欄７、補正の内容 明細書第１０ページ、第４行目・・・［第１図（ａｌ、
（ｂ）Ｊとあるのは「第１図」と訂正する。
パッドの関係を示す入出力部分の平面図、第２図は第１
図の破線部分に配設される静電破壊防止素子の平面図、
第３図＋０１、ｔｂｉは本発明の静電破壊防止素子をダ
イオードで構成した回路図、第３図＋０１は本発明の静
電破壊防止素子をトランジスタで構成した回路図第４図
（ａｌ、 （ｂｌは第３図（Ｄ）ｖｉ＃、をハターン化
した場合の静電破壊防止素子とパッドの関係を示す平面
図である。 １・・・入力パッド、 ２・・・出力パッド、３・
・・パッド電極、 ４・・・シリコン酸化層、 ５
・・・アイソレーション層、 ６・・・入力パッド用
静電破壊防止素子群、 ７・・・出力パッド用静電破
壊防止素子群、 ８゜９．１０・・・結線。 １０− （０） ｒ ｍ １ ］ ３ 霞 （ｂ） 「 １ １ 第 ４ （０） （ｂ） 手続補正書（方式） １、事件の表示 昭和５７年 特許側 第２３３７７４号２、発明の名称 半導体装置 ３、補正をする者 事件との関係 特許出願人 住所 神奈川県用崎市中原区上小田中１０１５番地名
称 富士通株式会社 ４、代理人 郵便番号 ２１１ 住所 神奈川県用崎市中原区」二小田中１０１５番地
昭和５８年３月９日（発送日 昭和５８年３月２９日）
６、補正の対象 明細書の「４、図面の簡単な説明」の欄７、補正の内容 明細書第１０ページ、第４行目・・・［第１図（ａｌ、
（ｂ）Ｊとあるのは「第１図」と訂正する。
Claims (2)
- （１）ゲートアレイのボンディング・パッド近傍に静電
破壊防止素子を配置し、配線を選択的に行って入力また
は出力用の静電破壊防止回路が形成できるようにしたこ
とを特徴とする半導体装置。 - （２）ボンディング・パッドから静電破壊防止素子およ
び内部素子への配線においてアイソレーション上を通過
する部分に２層配線を用いることを特徴とする特許請求
の範囲第１項記載の半導体装置。
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233774A JP2568165B2 (ja) | 1982-12-29 | 1982-12-29 | 半導体装置 |
| EP89202021A EP0344873B1 (en) | 1982-06-30 | 1983-06-30 | Semiconductor integrated-circuit apparatus |
| DE89202021T DE3382726D1 (de) | 1982-06-30 | 1983-06-30 | Integrierte Halbleiterschaltungsanordnung. |
| DE8383303805T DE3381460D1 (de) | 1982-06-30 | 1983-06-30 | Integrierte halbleiterschaltungsanordnung. |
| EP89202020A EP0348017B1 (en) | 1982-06-30 | 1983-06-30 | Semiconductor integrated-circuit apparatus |
| DE89202020T DE3382727D1 (de) | 1982-06-30 | 1983-06-30 | Integrierte Halbleiterschaltungsanordnung. |
| EP83303805A EP0098173B1 (en) | 1982-06-30 | 1983-06-30 | Semiconductor integrated-circuit apparatus |
| US07/229,724 US4904887A (en) | 1982-06-30 | 1988-08-04 | Semiconductor integrated circuit apparatus |
| US07/325,914 US4952997A (en) | 1982-06-30 | 1989-03-20 | Semiconductor integrated-circuit apparatus with internal and external bonding pads |
| US07/325,913 US4891729A (en) | 1982-06-30 | 1989-03-20 | Semiconductor integrated-circuit apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233774A JP2568165B2 (ja) | 1982-12-29 | 1982-12-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59124740A true JPS59124740A (ja) | 1984-07-18 |
| JP2568165B2 JP2568165B2 (ja) | 1996-12-25 |
Family
ID=16960358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57233774A Expired - Lifetime JP2568165B2 (ja) | 1982-06-30 | 1982-12-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2568165B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0223663A (ja) * | 1988-07-12 | 1990-01-25 | Sanyo Electric Co Ltd | 半導体集積回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57181152A (en) * | 1981-04-30 | 1982-11-08 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS59115540A (ja) * | 1982-12-23 | 1984-07-04 | Nec Corp | マスタスライス方式半導体集積回路装置 |
-
1982
- 1982-12-29 JP JP57233774A patent/JP2568165B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57181152A (en) * | 1981-04-30 | 1982-11-08 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS59115540A (ja) * | 1982-12-23 | 1984-07-04 | Nec Corp | マスタスライス方式半導体集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0223663A (ja) * | 1988-07-12 | 1990-01-25 | Sanyo Electric Co Ltd | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2568165B2 (ja) | 1996-12-25 |
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