JPH0223663A

JPH0223663A - 半導体集積回路

Info

Publication number: JPH0223663A
Application number: JP63173012A
Authority: JP
Inventors: Kazuo Tomizuka; 和男冨塚; Sakae Sugayama; 菅山　栄
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1988-07-12
Filing date: 1988-07-12
Publication date: 1990-01-25
Anticipated expiration: 2009-11-14
Also published as: JPH0691226B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は、半導体集積回路に関し、特にカスタムＩＣの
要求に答えられる様に、機種展開の容易なパターン・レ
イアウトを有する半導体集積回路に関し、更には絶縁破
壊を防止するサージ保護装置を有する半導体集積回路に
関するものである。

（ロ）従来の技術一般に、特開昭５９−８４５４２号公報（ＨＯＩ　Ｌ　
２１／７６）の如く、複数個の回路ブロックを同一の半
導体基板上に形成する半導体集積回路技術は、第８図の
構成となっている。

第８図は、半導体チップ（２０１＞の概略平面図であり
、ａ乃至ｆは回路ブロックを示す。これらの回路ブロッ
クは、夫々取り扱う周波数および信号レベルが異なり、
機能も夫々異なる。

この回路ブロックは、第９図の如くＰ−型の半導体基板
（２０２）上のＮ型の領域（２０３）に形成きれ、各回
路ブロックは、その周辺に隣接する高濃度のＰ＋型の領
域（２０４）によって区画されている。ここではブロッ
クｂとブロックＣで示しである。

この区画用のＰ＋型の領域（２０４）は、その一端をＰ
−型の半導体基板（２０２）に接するとともに、他端は
一半導体表面の酸化膜（２０５）を通してグランドライン
（２０６）にオーミック接続される。

グランドライン（２０６）は、各ブロックから集積回路
の中央部にまとめ、左端にあるグランドポンディングパ
ッドＧＮＤに延在されている。

次に各ブロック回路の電源ライン（Ｖ。Ｃ）は、第８図
に示すように、集積回路の外周部にまとめ、夫々個別に
電源ポンディングパッドに接続される。

一方、回路ブロックａ乃至ｆは、機能が異なるため、ブ
ロック内に存在する素子数が異なり、ブロック・サイズ
が夫々異なってしまう構成となっている。

（ハ）発明が解決しようとする課題前述の如く、回路ブロックａ乃至ｆのサイズが異なるの
で、この回路ブロック全てを効率良く、半導体チップ（
２０１）内に収めるためには、各回路ブロックの大きさ
が相互的に働いてしまい、同一チップ内への集積を難し
くしている問題があった。

また回路ブロックａを削除し、例えば特性を改良した別
の回路ブロックａ′を入れたり、第８図の回路ブロック
構成に、更に別の機能を有する回路ブロックｇを追加し
ようとした場合、各ブロックの大きさが異なるので全て
のパターンを作り直す必要があった。

従って近年、製品の寿命が非常に短かくなって来ている
中で、ユーザの希望する独自回路を、あるチップ内に組
み込もうとすると、ユーザは短納期を希望するにもかか
わらず、回路パターンを作り直すために非常に長い納期
を必要としなければならない問題を有していた。

一方、半導体チップの小型化に伴い、静電気による破壊
が重要な課題となっている。この破壊の仕方はＰＮ接合
に逆方向に静電サージが印加されると、この接合部で荷
電キャリアが加速され、なだれ崩壊を起す。この崩壊が
接合の極所に集中するため結晶格子が破壊に至ると考え
られる。

この破壊を防止する策として第１０図の如き策が考えら
れている。しかしこの回路を実現しようとすると、基板
上での配置や接続が複雑となり、設計的に煩雑となる問
題を有していた。

（ニ）課題を解決するための手段本発明は、斯る課題に鑑みてなされ、夫々電子回路ブロ
ックを全て形成したブロック領域毎に、この電子回路ブ
ロックより導出した複数のパッド（９０）を、チップ周
辺に対応するブロック領域（９１）の側辺に設け、前記
複数のパッド（９０）および複数のパッドとブロック領
域（９１）との間に、保護ダイオードを設けることで解
決し、また区画ライン（５）で、半導体チップ（１）上
面を実質的に同一のサイズの多数のマットに分割し、複
数の機能の異なる電子回路ブロックを１つ以上の整数個
のマット内に収容することにより、解決するものである
。

（ホ）作用本発明に依れば、ブロック領域毎にこの電子回路ブロッ
クの複数のパッドを設け、このブロック領域と複数のパ
ッドとの間およびパッドの下層領域を使って保護ダイオ
ードを形成する。そのためブロック領域のパターン配置
には殆んど影響を与えず整然とレイアウトできる。一方
、区画ライン（５）で半導体チップ（１）上面を実質的
に同一サイズの多数のマットに分割し、複数の機能の異
なる電子回路ブロックを整数個のマット内に収容するこ
とにより、電子回路ブロック毎の設計を行え且つ電子回
路ブロックを一定の素子数で分割しマット毎の設計が行
える様になる。従って電子回路ブロック毎に分割して並
行設計が可能であり、設計期間の大幅短縮を図れる。ま
た回路変更も電子回路ブロック毎に且つマット毎に行え
るので、ＩＣ全体の設計変更は不要となる。

（へ）実施例以下に本発明の詳細な説明する。本願は第８図の如き半
導体集積回路でも、マット分割を用いた第３図の如き半
導体集積回路でも同様な効果を有する。そのためここで
説明する半導体集積回路はマット分割を用いたものとす
る。

そこで先ずマット分割の説明をするために第３図を参照
しながら以下に述べてゆく。

半導体チップ（１）上面を二点鎖線で示す分割領一域（２）を用いて、実質的に同一形状で、第１および第
２の領域（３＞　、　（４）に２等分し、夫々の領域（
３）、（４）は、Ａ−Ｊ、に−Ｔのマットに分割されて
いる。Ａ−Ｊ、に−Ｔの各マット間には実線で示す電源
ラインと一点破線で示すグランドラインを隣接して並列
に延在させた区画ライン（５）で区分されている。

区画ライン（５）を形成する電源ラインおよびグランド
ラインの配列は各マットＡ−Ｊ、に−Ｔの左側に実線で
示す電源ラインを設け、右側に一点鎖線で示すグランド
ラインが設けられる。従って両端の区画ライン（５）の
みが電源ラインまたはグランドラインの一方で形成され
、中間の区画ラインは両方で構成されている。各マット
Ａ−Ｊ、に〜Ｔに隣接する電源ラインおよびグランドラ
インは、夫々のマットに集積され、回路ブロックへの電
源供給を行っている。

また各区画ライン（５）の電源ラインとグランドライン
は、三点鎖線で示す第３の電源ライン（６）と第２の電
源ライン（７）、第３のグランドライン（８）と第２の
グランドライン（９）に夫々対向して櫛歯状に接続され
、この第３および第２の電源ライン（６）　、　（７）
および第３および第２のグランドライン（８）　、　（
９）は、ペレットの周辺に設けられたパッドの中の電源
パッドＶｃｃ１．　Ｖ（Ｈ（２およびグランドパッドＧ
ＮＤＩ　、　ＧＮＤ２に導かれている。

後で明らかとなるが、回路の都合上、マットに〜Ｍは、
これらのパッドとは別の、ｖｏ。８　ｒ　ｖｃｃ４１Ｇ
ＮＤ３　、　ＧＮＤ４を使用し、また各電源ライン、グ
ランドライン、および第２および第３の電源ライン（７
）　、　（６）、第２および第３のグランドライン（９
）。

（８）は、原則的には２層配線の内の１層配線で実現さ
れている。

上述した区画ライン（５〉で区分される各マットＡ−Ｊ
、に−Ｔは、実質的に同一の大きさの形状に形成され、
具体的には幅をＮＰＮ　ｌ−ランジスタロ個が並べられ
るように設定され、長さは、設計上容易な一定の素子数
、例えば約１００素子がレイアウトできるように設定さ
れている。このマットの大きさについては、ＩＣ化する
電子回路ブロックにより、設計し易い素子数に応じて任
意に選択できる。

マット内に集積される回路素子は、トランジスタ、ダイ
オード、抵抗およびコンデンサにより構成され、通常の
ＰＮ分離によって分離され、各素子の結線は、２層配線
の１層目の電極層によって接続され、例外的に２層目の
電極でクロスオーバーされている。

次に第４図Ａおよび第４図Ｂを参照して、マット内に集
積される回路素子と区画ライン（５）について具体的に
説明する。

第４図ＡはマットＢ付近の拡大上面図である。

左の一点鎖線で示した区画ライン（６）は、マットＡと
マットＢの間に設けられる区画ライン（５）であり、右
の一点鎖線で示した区画ライン（７〉は、マットＢとマ
ットＣの間に設けられる区画ライン（５〉である。そし
てこの区画ライン（６）　、　（７）の間には、点線で
示したトランジスタ（８）、ダイオード（９）、抵抗（
１０）およびコンデンサ（１１）が集積されている。図
面ではこれらの素子が粗になっているが、実際は高密度
に集積されている。またマット内の素子間の配線は、−
点鎖線で示す第１層目の電極層（１２）で実質的に形成
きれ、マットＡとマットＢおよびマットＢとマットＣの
マット間の配線、例えば信号ラインやフィードバックラ
インが実線で示す第２層目の電極層（１３）で形成され
ている。そしてこれらの第１層目および第２層目の電極
層（１２）　、　（１３）はｘ印で示したコンタクト領
域で接続されている。

第４図Ｂは第４図ＡにおけるＡ−Ａ’線の断面図である
。Ｐ型の半導体基板（１４）上にＮ型のエピタキシヤル
層（１５）が積層されており、このエピタキシヤル層（
１５）表面より前記半導体基板（１４〉に到達するＰ＋
型の分離領域（１６）が形成され、多数のアイランド領
域が形成されている。このアイランド領域（１７）内に
はＮＰＮ　トランジスタ（８）、ダイオード（９〉、抵
抗（１０〉およびコンデンサ（１１）等が作られており
、ＮＰＮ）ランジスタ（８）のコレクタ領域（１８）と
前記半導体基板（１４）との間にはＮ１型の埋込み領域
（１９）が形成されている。前記エビタキシャル層（１
５）の表面には例えばＣＶＤ法によりシリコン酸化膜（
２０）が形成され、このシリコン酸化膜（２０）上には
、第１層目の電極層（１２）が形成されている。またこ
の第１層目の電極層（１２）を覆うように、例えばＦＩ
Ｘ等の絶縁膜（２１）が形成され、この絶縁膜（２１）
上に第２層目の電極層（１３）が形成されている。また
電源ライン（２２）およびグランドライン（２３〉は、
前記分離領域（１６〉上に設けられ、グランドライン（
２３）はこの分離領域（１６）とオーミックコンタクト
しており、基板電位の安定化をはかっている。

更に具体的には、第１の領域（３）にはＡ−Ｊの１０個
のマットを形成し、第２の領’ｖｃ＜ａ＞にはに〜Ｔの
１０個のマットを形成し、マットを約１００素子集積で
きる実質的に同一スペースにし、各マット間は区画ライ
ン（５）で区分している。

斯上した２０個のマット内には第６図に示すＡＭ／ＦＭ
ステレオチューナー用１テップＩＣが形成される。第６
図はこの電子ブロック回路を説明するブロック図であり
、ＦＭフロントエンドブ０ツク（２４）、ＦＭ−Ｉ　Ｆ
ブロック（２５）、ノイズキャンセラーブロック（２６
）、マルチプレックスデコーダーブロック（２７）、Ａ
Ｍチューナーブロック（２８）の計５つの電子回路ブロ
ックから構成されている。各回路ブロックは周知のもの
であるが、その機能を簡単に説明する。

先ずＦＭフロントエンドブロック（２４）はＦＭ放送の
選局部分であり、数十ＭＨｚ〜数百Ｍ）ｌｚのＦＭ放送
信号を受信し、１０．７ＭＨｚの中間周波信号に周波数
変換するものであり、素子数としては約２５０個を有す
るのでに−Ｍのマットに集積されている。次にＦＭ−Ｉ
　Ｆブロック（２５）は、この中間周波信号を増幅し、
その後検波しオーディオ信号を得るものであり、素子数
としては約４３０個を有するのでＥ〜工のマットに集積
されている。続いてノイズキャンセラーブロック（２６
）は、イグニッションノイズ等のパルスノイズを除去す
るもので、約２７０個の素子を有するのでＮ−Ｐのマッ
トに集積されている。更にマルチプレックスデコーダー
ブロック（２７）は、ステレオ信号をステレ才復調する
ブロックであり、約３９０個の素子を有するためＱ−Ｔ
のマットに集積されている。最後に、ＡＭチューナーブ
ロック（２８）は、ＡＭ放送の選局部分であり、アンテ
ナ受信したＡＭ放送信号を中間周波数（４５０ＫＨ２）
に変換し、検波してオーディオ出力を得るものであり、
約３５０個の素子を有するのでＡ−Ｄのマットで集積さ
れる。

更には第７図Ａ１第７図Ｂおよび第７図Ｃに、夫々ＡＭ
チューナーブロック（２８）、フロントエンドブロック
（２４）とＦＭ−ＩＦブロック（２５）およびマルチプ
レックスデコーダーブロック（２７）を更にブロック化
した図を示す。

先ず第７図ＡのＡＭチューナーブロック（２８）内の局
部発振回路（ＯＳ　Ｃ’）　（２９）がマットＡに、混
合回路（Ｍ　Ｉ　Ｘ　）　（３０）がマットＢに、自動
利得制御回路（ＡＧＣ）（３１）、高周波増幅回路（Ｒ
Ｆ）（３２）および中間周波増幅回路（ＩＦ）（３３）
がマットＣに、検波回路（Ｄ　Ｅ　Ｔ　）　（３４）が
マットＤに実質的に集積され、第３図の如く電源バッド
Ｖ。ｏｌよりたこ足状に４本延在された三点鎖線で示す
第３の電源ライン（３５）　、　（３６＞　、　（３７
）　、　（３８）を介し、Ａ〜Ｄのマットの第１の電源
ライン（３９）に■。Ｃを供給している。またグランド
パッドＧＮＤＩはマットＭとマットＮの間に設けられた
たこ足状の３木の電極（４０）を介して一端分割領域（
２）上の三点鎖線で示す第２のグランドライン（４１）
　、　（４２）　、　（４３）に接続され、夫々の第２
のグランドライン（４１）　、　（４２）　、　（４３
）はＡ−Ｄのマットの第１のグランドライン（４４）に
接続されている。

次に第７図Ｂの高周波増幅回路（４５）、混合回路り４
６〉および局部発振回路（４７）で構成されるフロント
エンドブロック（２４〉は、数μ■と極めて小さいレベ
ルの信号を扱うため、他の回路ブロック特にＦＭ−Ｉ　
Ｆブロック（２５）からの干渉を嫌い、またこのブロッ
ク内にある局部発振回路（４７）がそれ自身発振し、不
要輻射を発生させる。そのため特にＦＭ−Ｉ　Ｆブロッ
ク（２５）と離間させ、Ｏ８Ｃブロックが一番干渉を嫌
うため別の電源■。Ｃ８，ＶＣＣ４＋ＧＮＤ３　、　Ｇ
ＮＤ４を用いている。

すなわちＦｌｕ−ＩＦブロック（２５）と対角線状にあ
るに−Ｍのマットに集積され、一番コーナとなるマット
Ｋに局部発振回路（４７〉を集積し、その両側には別の
バッドＶＣＣ４およびＧＮＤ４を通して第１の電源ライ
ン（４８）およびグランドライン（４９）が設けである
。また他のり、Ｍのマットは、ＶＣＣＢおよびＧＮＤ３
を通して、夫々の第１の電源ラインおよびグランドライ
ン（５０）　、　（５１）が設けである。

一方、中間周波増幅回路（５２）、検波回路（５３〉お
よびＳメータ（５４）等で構成されるＦＭ−ＩＦブロッ
ク（２５）は、Ｅ−Ｉのマットに集積され、検波回路（
５３）がマットＩに、Ｓメータ（５４〉等がマットＧに
、更には中間周波増幅回路（５２）中のリミッタ回路お
よびミュート回路等が、Ｅ、ＦとＧのマットに実質的に
集積されている。

ここでは利得が８０〜１００ｄＢと極めて高いリミッタ
回路と信号レベルの大きい検波回路（５３）、前記リミ
ッタ回路と信号レベルの大きいＳメータ（５４〉は帰還
による発振を生じ、検波回路（５３）とＳメータ（５４
）は相互干渉による特性悪化が生じるため、マットＥ、
Ｆ、Ｇの第１の電源ライン（５５）は、１木の三点鎖線
で示す第３の電源ライン（３７）に、マットＨ，Ｉの第
１の電源ライン（５６）は、１本の第３の電源ライン（
３６）に接続されている。またマットＪはユーザからの
オプション回路を集積されるものであり、この第１の電
源ライン（５７）も１本の第３の電源ライン（３５）に
接続されている。

またＥ−Ｊのマットにある一点鎖線で示す第１のグラン
ドライン（５８）は、グランドバッドＧＮＤＩからたこ
足状に延在されて一端接続された第２のグランドライン
（４１）　、　（４２）　、　（４３）と、前述と同様
に接続されている。

続いて、第７図Ｃのマルチプレックスデコーダーブロッ
ク（２７）の直流増幅回路（５９）、デコーダ回路（６
０）、ランプドライバー回路（６１）がマットＱとマッ
トＲに、また位相比較回路（６２）、ローパスフィルタ
回路（６３）、電圧制御発振器（６４）および分周回路
（６５）等がマットＳとマットＴに実質的に集積きれて
いる。また電源パッド■。ｏ２よりたこ足状に３本延在
された電極（６６）　、　（６７）　、　（６８）は、
ＡＭチューナーブロック（２８）とＦＭ−Ｉ　Ｆブロッ
ク（２５）との間を通り、分割領域（２）上の第２の電
源ライン（６９）　、　（７０）　、　（７１）へ一端
接続される。そして１本がマットＱとＲへ、１本がマッ
トＳとＴへ、更に１本がノイズキャンセラーブロック（
２６）となるＮ−Ｐのマットへ伸びている。

一方、グランドパッドＧＮＤ２はたこ足状に３本の第３
のグランドライン（７２）　、　（７３）　、　（７４
）に接続され、前述と同様に、Ｎ−Ｐのマット、Ｑ、Ｒ
のマット、Ｓ、Ｔのマットへ伸びている。

更にブロック間の相互干渉の防止を目的としてバッドＶ
ｃｃｓ　＋　Ｖｃｃｚ、バッドＧＮＤＩ　、　ＧＮＤ２
を夫々分けて使用し、パッドＶｃｃｓ　＋　ＶＣＣ！は
リード（７５）に接続され、パッドＧＮＤＩ　、　ＧＮ
Ｄ２はリード（７６）に接続されている。これはバッド
ｖ０゜１の変動を直接パッドＶＣＣ！に伝えることを防
止し、しかも金属細線を２本用いることで、この金属細
線のインピーダンスを低下させている。そのためリード
に入ったパルスノイズ等を、前記インピーダンスを介し
て増幅許せず、電圧変動を防止できる。

以上説明した如く、第１の電源ラインと第１のグランド
ラインで構成される区画ライン（５〉によってＡ−Ｊ、
に−Ｔのマットが区分されている。またこの第１の電源
ラインと第１のグランドラインが実質的に櫛歯状に形成
されているため、マット間のスペースや周辺のスペース
を有効に活用でき、チップ（１）周辺のパッドＶｃｃ＋
　、　ＧＮＤＩ　、　ＧＮＤ２を最短距離でつなぐこと
ができる。

次にＦＭフロントエンド（２４）とＦＭ−Ｉ　Ｆブロッ
ク（２５）の干渉対策について述べる。従来では個別Ｉ
Ｃを夫々使っていたためセット基板上の問題であったが
、今回は１チツプ化のために更にこの干渉が問題となっ
たが次の対策により解決している。

先ず前述した如く、ＦＭフロントエンドブロック（２４
）は、数μ■と極めて小さいレベルの信号を扱うため、
他の回路ブロック特にＦＭ−Ｉ　Ｆブロック（２５）か
らの干渉を嫌い、またこのブロック内に構成される局部
発振回路（４７）がそれ自身発振し、不要輻射を発生さ
せるため、他のブロックと離間したり別の電源を設けた
りする必要がある。

これ等の理由により、先ずＦＭフロントエンドブロック
とＦＭ−Ｉ　Ｆブロックを対角線上に設け、またこのブ
ロックの中の局部発振回路をマットＫに集積させ離間さ
せた。次にＡＭチューナーブロック（２８）とＦＭ−Ｉ
Ｆブロック（２５）、ＦＭフロントエンドブロック（２
４）とノイズキャンセラーブロック（２６）との間、す
なわちマットＤとマットＥ１マットＭとマットＮの区画
ライン幅を広く取ることでＦＭフロントエンドブロック
（２４）を他のブロック特にＦＭ−ＩＦブロック（２５
）から遠ざけている。またマットＤとマットＥおよびマ
ットＭとマットＮとの間に、電源パッドＶＣＣ！より第
２の領域（４）へ延在される電極（６６）　、　（６７
）　、　（６８）とグランドパッドＧＮＤＩより第１の
領域（３）へ延在される電極（４０）とを設け、更に分
割領域（２）上に第２の電源ライン（６９）　、　（７
０）　、　（７１）と第２のグランドライン（４１）　
、　（４２）　、　（４３）を設けている。従ってＦＭ
フロントエンドブロック（２４）は、隣接するＦＭ−Ｉ
Ｆブロック（２５）、ＡＭチューナーブロック（２８）
およびノイズキャンセラーブロック（２６）と分離され
、特に電源ライン（６６）　、　（６７）　、　（６８
）は不要輻射を防止し、グランドライン（４０）の少な
くとも１本は、分離領域（１６）とロンタクトしている
ので基板電流を吸い出すことができ干渉を防止している
。

またこのＦＭフロントエンドブロック（２４）の中の局
部発振回路（４７）は、干渉を嫌うので、電源パッド■
。ｏ４とグランドパッドＧＮＤ４を別に設け、外の回路
は電源パッドＶＣＣＢとグランドパッドＧＮＤ３で供給
されている。

更にはＦＭ−Ｉ　Ｆブロック（２５〉は、ＦＭ信号のＡ
Ｍ部を除去するためのリミッタ回路を有し、この回路は
マットＥとマットＦで集積されている。

このリミッタ回路に有るコンデンサは基板へリークを生
じ、このリーク電流がＦＭフロントエンドへ流れ誤動作
を起こす。そのためコンデンサをマットＥに一括し、こ
のマットＥの左側辺の区画ライン（５）の第１のグラン
ドライン（７７）で集中的に吸い出している。更にほこ
の第１のグランドライン（７７）は、ＦＭ−Ｉ　Ｆブロ
ック（２５〉、マルチブレックスデコーダーブロック（
２７〉およびノイズキャンセラーブロック（２６）が形
成される領域の外周辺に延在されて、これらから生じる
リーク電流も吸い出している。同様にチップ（１）の左
半分の周辺にもグランドライン（７８）を設けている。

また配線の都合上第３の電源ライン（３５＞　、　（３
６）　、　（３７）　、　（３８）、分割領域（２）上
の第２の電源ライン（６９）　、　（７０）　、　（７
１）および第２のグランドライン（４１）　、　（４２
）　、　（４３）等は、黒丸で示したスルーホールを介
して、点線で示す２層目の電極層（７９）を介してクロ
スオーバーしている。特にＡＭチューナーブロック（２
８）は外のブロック回路と同時に動作しないので、ＡＭ
チューナーブロック（２８）とＦＭ−ＩＦブロック（２
５）を１つのパッドＶ。ｃｌを共用しており、このため
クロスオーバーしている。またグランドバッドＧＮＤＩ
も同様である。

前述の構成を第５図に示した。−点鎖線で示すものが１
層目に形成される電極で、実線で示すものが２層目の電
極である。そしてＸ印で示した領域がスルーホールであ
る。また２つのブロックが同時に働かないため電源ライ
ンとグランドラインを共用し、パターン的にはパッド■
。。１およびＧＮＤＩからスルーホールまでの電極を共
用しているため、電極の占有面積を減らすことができる
。

本発明の特徴点を一例してみる。例えばＡＭチューナー
ブロック（２８）が不要であれば、Ａ−Ｄのマットに、
マルチブレツクスデコーターフロック（２７）となる４
つのマットをそのまま集積化し、余ったマットＱとマッ
トＲに例えばマットＩとＪを集積化する。従ってＩ、Ｊ
、Ｓ、Ｔのマットが余分となるので、このマットを削除
すればマットの配置が四角形のチップ内に整然と収納す
ることができる。ここではマット内の１層目の配線はそ
のまま使い、マット間の配線およびブロック間の配線の
みを考えれば良い。

またＦＭ−Ｉ　Ｆブロック（２５）の一部改良の際は、
例えば改良部となるマットＦのみを取り出して改良すれ
ば良く、他のマットＥ、Ｇ、Ｈはそのまま使うことがで
きる。またユーザのオプションとなる別のブロックを追
加する時は、全部のマツトはそのまま使い、このブロッ
クに必要な数だけマットを追加すれば良いし、またここ
ではマットＪをこのオプション用マットとしている。

つまり同一寸法のマットをマトリックス状に形成しであ
るため、入替え、追加、および削除が非常に容易となる
。

以上がマット分割の構成である。次に本願のサージに対
する保護の構成について述べてゆく。

基本的には第１０図に示した回路図の構成となる。第１
図はこの回路をどの様に構成するかについて示したもの
である。

半導体チップ（１）の周囲に設けられ、入出力信号に使
うパッド（９０）・・・（９０）は、電子回路ブロック
毎に、半導体チップ（１）の周辺に設けられている。例
えばＡＭチューナーブロック（２８）となるマットＡ〜
マットＤのブロック領域（９１）には、このブロック領
域（９１）の左側辺および上側辺に合計１１個のパッド
（９０）・・・（９０）が設けられている。これより説
明の都合上、電子回路ブロックが形成された全体の領域
をブロック領域と名付ける。

第３図や第５図を見ても判る通り、パッド（９０）・・
・（９０）と第３の電源ライン（３５）　、　（３６）
　、　（３７）　、　（３８）の下層基板内は、何も形
成されておらず実質的に無駄の多い領域である。そこで
本願では、この一連のパッド（９０）・・・（９０）と
ブロック領域（９１）との間にＮ型の第１の拡散領域（
９２）を設け、前記パッド（９０）・・・（９０）の下
層にＮ型の第２の拡散領域（９３）を設け、更には前記
Ｎ型の第１の拡散領域（９２〉の中に、各パッドと対応
して１１個のＰ型の第３の拡散領域（９４）を設けた。

前記第１乃至第３の拡散領域（９２）　、　（９３）　
、　（９４）は、夫々第１０図のダイオードＤｌのカソ
ード、ダイオードＤ、のカソードおよびダイオードＤ１
のアノードとなる。ここでダイオードＤ２のアノードは
、Ｐ型の半導体基板となる。

第２図Ａは、第１図のＡＭチューナーブロックのブロッ
ク領域（９１）における、部分拡大上面図であり、パッ
ド（９０）・・・（９０）と第３の電源ライン（３５）
　、　（３６）との間を更に詳しく示したものである。

点線で示した（９２）　、　（９３）　、　（９４）が
夫々第１乃至第３の拡散領域であり、−点鎖線で示した
（３５）　、　（３６）が第３の電源ラインである。

前記第２の拡散領域（９３）内には、点線で示したＮ＋
型のコンタクト領域（９５）があり、このコンタクト領
域（９５）を介して、前記第３の拡散領域（９４）へ延
在した一点鎖線で示した第１の電極（９６）がある。こ
の第１の電極（９６）の一端は、実線で示したパッド（
９０）が形成され、他端には電子回路ブロックと接続す
る実線で示した第２の電＃Ａ（９７）が形成されている
。（９８）　、　（９９）　、　（１００）のＸ印は、
第１の電極（９６）とパッド（９０）とのコンタクト、
第３の拡散領域（９４）と第１の電極（９６）とのコン
タクト、第１の電極（９６）と第２の電極（９７）との
コンタクトを示している。そして（１０１）のｘ印は、
第３の電源ライン（３５）と第１の拡散領域（９２）と
のコンタクトを示している。また点線で示した（１０２
）は、Ｎ型の第２の領域（９３）を囲むＮ型のダミーア
イランドである。

次に、第２図Ａに於けるＡ−Ａ’線の断面図である第２
図Ｂを用いて説明する。

Ｐ型の半導体基板（１４〉上には、Ｎ型のエピタキシャ
ル層（１５）が積層されており、このＮ型のエピタキシ
ャル層（１５）を介して半導体基板（１４）まで到達す
るＰ＋型の分離領域（１６）がある。そしてこの分離領
域（１６）に囲まれて、第１および第２の拡散領域（９
２）　、　（９３）とダミーアイランド（１０２）が形
成されている。

第２図ＣはマットＮ−Ｐに対応するパッド（９ｏ）・・
・（９０）と第３のグランドライン（７２）　、　（７
３）　、　（７４）との間を示した図である。基本的に
は第２図Ａと同じであるが、第１の拡散領域（９２）の
一部がブロック領域へ突出し、Ｘ印で示したコンタクト
（１０３）で第１の電源ラインとコンタクトしている。

（ト）発明の効果以上の説明からも明らかな如く、第１にパッド（９０）
・・・（９０）群、パッド群と電源ラインまたはグラン
ドラインとの間、およびこの電源ラインまたはグランド
ラインの一部を有効に活用して第１０図の如き構成が達
成できる。しかも第１の拡散領域（９２）は、ブロック
領域毎に１つ設けられている。

従って第１の拡散領域にノイズが入っても、このブロッ
ク領域のみが干渉を受けるだけで、他のブロック領域に
は殆んど影響を与えない。そのため、ブロック間の相互
干渉防止策として効果を有する。

またブロック領域の外周に保護ダイオードが形成できる
ので、ブロック領域のパターン配置には殆んど影響を与
えず整然とレイアウトできる。

第２に、前記Ｎ型の第２の拡散領域（９３）の周囲に、
分離領域で囲まれたＮ型のダミーアイランド（１０２）
を設けることで、この第２の拡散領域（９３）と第１の
拡散領域（９２）による寄生サイリスク動作を防止でき
る。そのため寄生サイリスク動作によって生じる破壊を
防止できる。ここでは電源ラインＶＣＣと接続されてい
る回路素子を破壊より守ることができる。

第３に、前記第１の拡散領域（９２）上に、電源ライン
、第１の電極および第２の電極を延在できるので、この
第１の拡散領域上を有効に活用でき、チップ面積の増大
を防止できる。

第４に、区画ライン（５）で半導体チップ（１）上面を
実質的に同一サイズの多数のマットに分割し、複数の機
能の異なる電子回路ブロックを整数個のマットに収容す
ると、電子回路ブロック毎に並行して設計ができ、設計
期間を大幅に短縮できる。

また電子回路ブロックを一定の素子数で分割し、マット
毎の設計が行えるので、マット毎の並行設計もできる。

また削除、追加および修正等の回路変更も電子回路ブロ
ック毎またはブロック毎に設計できるので、ブロック毎
またはマット毎の変更のみで足り、ＩＣ全体の設計変更
が不要となる。

更にはマットを基本ブロックとしてセル化できるので、
一端設計を終了すれば、この後の回路変更の際、変更す
るマットのみの修正だけで、他のマットはそのまま使え
信頼性が非常に高くなる。

しかもマット分割の構成であるので、第３の電源ライン
や第３のグランドラインの下層を有効に使える。また第
１の拡散領域（９２）と電源ラインとの接続は、チップ
の上半分はパッド（９０）・・・（９０）とブロック領
域との間に電源ラインが、チップの下半分にはブロック
領域の下端まで第１の電源ラインが延在されているので
、改めて電源ラインを設けずとも容易に接続できる。ま
た電子回路ブロック毎の相互干渉を嫌うために、次の対
策をしている。一つまりブロック領域毎に第１の拡散領
域を設けている。これはあるブロックの第１の拡散領域
にノイズが入っても、ブロック毎に分離されているので
、他のブロックへノイズが入らない利点を有する。逆に
第１の拡散領域をパッド毎に分離して設ければこの効果
は更に向上するが、電源ラインとの接続が非常に複雑と
なる。従ってブロック毎に設ければ、電源ラインとの接
続数が減少でき、しかも他ブロックへの干渉も防止でき
る利点を有する。

またマットＡ−Ｊ、マットに−Ｔが形成された領域を囲
んで、第１の拡散領域が形成されているので、チップ周
辺からのノイズ侵入を防止できる。

【図面の簡単な説明】

第１図は本発明の半導体集積回路に於ける保護ダイオー
ドの形成位置を説明する上面図、第２図Ａは第１図の保
護ダイオードの部分拡大図、第２図Ｂは第２図ＡのＡ−
Ａ’線の断面図、第２図Ｃは第１図の保護ダイオードの
部分拡大図、第３図は本発明の半導体集積回路を示す上
面図、第４図Ａは本発明の半導体集積回路のマット領域
を示す上面図、第４図Ｂは第４図ＡにおけるＡ−Ａ’線
の断面図、第５図は本発明の半導体集積回路の電極パタ
ーンを示す上面図、第６図は本発明の半導体集積回路に
組み込まれる電子回路ブロック図、第７図ＡはＡＭチュ
ーナーブロックを説明する図、第７図ＢはＦＭフロント
エンドブロックとＦＭ−ＩＦブロックを説明する図、第
７図Ｃはマルチプレックスデコーダーブロックを説明す
る図、第８図は従来の半導体集積回路の上面図、第９図
は第８図におけるブロックｂとブロックＣの間の断面図
、第１０図は、保護ダイオードの構成を示す回路図であ
る。（１）・・・半導体チップ、　（２）・・・分割領域、
　（３）・・・第１の領域、　（４〉・・・第２の領域
、　（５〉・・・区画ライン、　（３５）　、　（３６
）　、　（３７）　、　（３Ｂ＞・・・第３の電源ライ
ン、　（４１）　、　（４２）　、　（４３）・・・第
２のグランドライン、　　（６９）　、　（７０）　、
　（７１）・・・第２の電源ライン、（７２）　、　（
７３）　、　（７４）・・・第３のグランドライン、　
（９０）・・・パッド、　　（９１）・・・ブロック領
域、　（９２）・・・第１の拡散領域、　〈９３）・・
・第２の拡散領域、　（９４）・・・第３の拡散領域、
　（９６）・・・第１の電極、　（９７）・・・第２の
電極、（１０２）・・・ダミーアイランド。

Claims

【特許請求の範囲】

（１）半導体チップの実質的全面に電子回路を形成した
電子回路領域と、この電子回路領域内に、前記電子回路
を構成する複数の機能の異なる電子回路ブロックを形成
したブロック領域と、前記半導体チップの周辺と対応す
るブロック領域の側辺に形成し、前記電子回路ブロック
より導出した複数のパッドと、前記ブロック領域と前記
複数のパッドとの間に形成された一導電型の第１の拡散
領域と、前記複数のパッドの下層に設けられた一導電型
の第２の拡散領域と、前記複数のパッドと夫々対応し、
前記第１の拡散領域内に形成した逆導電型の第３の領域
と、前記第２の拡散領域と前記第３の拡散領域とを接続
する第１の電極と、この第１の電極と前記電子回路ブロ
ックとを接続する第２の電極と、前記第１の拡散領域と
接続される電源ラインとを備えることを特徴とした半導
体集積回路。
（２）前記第２の拡散領域の周囲に、分離領域で囲まれ
た一導電型のダミーアイランド領域を設ける請求項第１
項記載の半導体集積回路。
（３）前記電源ラインは前記第１の拡散領域上に形成さ
れる請求項第１項記載の半導体集積回路。
（４）前記電源ラインは、第１層目に形成され、前記第
２の電極は第２層目に形成される請求項第３項記載の半
導体集積回路。
（５）電源ラインとグランドラインを一組として隣接さ
せて延在した区画ラインを、複数本同一方向に配列して
、半導体チップを実質的に同一サイズの複数個の領域に
分割して形成したマットと、前記半導体チップの整数個
のマットに組み込まれる複数の機能の異なる電子回路ブ
ロックより構成された電子回路と、前記半導体チップの
周辺と対応し、前記電子回路ブロックが形成されたブロ
ック領域の側辺に形成し、前記電子回路ブロックより導
出した複数のパッドと、前記ブロック領域と前記複数の
パッドとの間に形成された一導電型の第１の拡散領域と
、前記複数のパッドの下層に設けられた一導電型の第２
の拡散領域と、前記複数のパッドと夫々対応した前記第
１の拡散領域内に形成した逆導電型の第３の領域と、前
記第２の拡散領域と前記第３の拡散領域とを接続する第
１の電極と、この第１の電極と前記電子回路ブロックと
を接続する第２の電極と、前記第１の拡散領域と接続し
前記電源ラインへ延在される第３の電極とを備えること
を特徴とした半導体集積回路。
（６）前記第２の拡散領域の周囲に、分離領域で囲まれ
た一導電型のダミーアイランド領域を設ける請求項第５
項記載の半導体集積回路。
（７）前記第３の電極は前記第１の拡散領域上に形成さ
れる請求項第５項記載の半導体集積回路。
（８）前記第３の電極は第１層目に形成され、前記第２
の電極は第２層目に形成される請求項第７項記載の半導
体集積回路。