JPS5912647A - ビタ−ビ復号器の同期回路 - Google Patents
ビタ−ビ復号器の同期回路Info
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- JPS5912647A JPS5912647A JP57120941A JP12094182A JPS5912647A JP S5912647 A JPS5912647 A JP S5912647A JP 57120941 A JP57120941 A JP 57120941A JP 12094182 A JP12094182 A JP 12094182A JP S5912647 A JPS5912647 A JP S5912647A
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- Japan
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/33—Synchronisation based on error coding or decoding
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0054—Detection of the synchronisation error by features other than the received signal transition
- H04L7/0062—Detection of the synchronisation error by features other than the received signal transition detection of error based on data decision error, e.g. Mueller type detection
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- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Error Detection And Correction (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はビタービ８＋７号器のための同期回路（こ関す
るものである。
るものである。
ディジタル通信に−Ｌ（いて、伝送誤りを減らす方イ・
イ （ＩＥＥＥ）より発行されたプロシーディンゲス
オブ ジ アイ・イ・イ・イ（Ｐｒｏｃｅｅｄｉｎｇｓ
ｏｆ ｔｈｅ ＩＥＥＥ） （１）第６１巻第３号のｉ
ｆｆ ２６８貞〜第２７８頁に記載されている論文［す
ビクービアルゴリズムＪ （ＴｈｅＶｉｔｅｒｂｉ
Ａｌｇｏｒｉｔｈｍ） ６（詳細に記されている。ビタ
ービ復号器を・Ｑ＃作させるためには、送信側において
、送信符号をあらかじめ定められた方法で符号化した符
号１．ｎ（こして伝送する。受信側では送信側の符号化
ζこ同期して符号語を抽出し、ビタービ復号器に入力す
るっこの同期のために従来外部システムからの同期信号
、例えばＰｃＭのフレーム同期信号等が使イつイ１．で
いた。しり）シナがらこのような従来方法ではシステム
毎に同期信号の形式が異なるために、システム毎に同理
回路の設計企しハ゛ければならηＣいという欠点があり
７ｊつさらにフレーム同期信号の得にくいシステムでは
ビタービ復号器の適用が困難でちった。
イ （ＩＥＥＥ）より発行されたプロシーディンゲス
オブ ジ アイ・イ・イ・イ（Ｐｒｏｃｅｅｄｉｎｇｓ
ｏｆ ｔｈｅ ＩＥＥＥ） （１）第６１巻第３号のｉ
ｆｆ ２６８貞〜第２７８頁に記載されている論文［す
ビクービアルゴリズムＪ （ＴｈｅＶｉｔｅｒｂｉ
Ａｌｇｏｒｉｔｈｍ） ６（詳細に記されている。ビタ
ービ復号器を・Ｑ＃作させるためには、送信側において
、送信符号をあらかじめ定められた方法で符号化した符
号１．ｎ（こして伝送する。受信側では送信側の符号化
ζこ同期して符号語を抽出し、ビタービ復号器に入力す
るっこの同期のために従来外部システムからの同期信号
、例えばＰｃＭのフレーム同期信号等が使イつイ１．で
いた。しり）シナがらこのような従来方法ではシステム
毎に同期信号の形式が異なるために、システム毎に同理
回路の設計企しハ゛ければならηＣいという欠点があり
７ｊつさらにフレーム同期信号の得にくいシステムでは
ビタービ復号器の適用が困難でちった。
不老間の目的はこのような従来方法の欠点を除、Ｓ％−
ダービ復号器自体で符号語０）同期をとることのできる
同期回路を４是供するものである。
ダービ復号器自体で符号語０）同期をとることのできる
同期回路を４是供するものである。
以下図面を用いて不発明の構成および動作原理を詳細に
説明する。
説明する。
・１１図は不発明の同期回路を付加したビタービ復号器
の一実施例を示すブロック図であろう端子１０１ζこ入
力された波１４号は号は移相器１０２を通してビタービ
復号器１０３の彼復号信号入力端子１０４に印加され６
゜端子１１３には信号された信号が出力される。最大・
最小メトリック選択器１０５にはビタービ復号器からと
り得る内部状態（υメトリックが入力される。Ｉ端子１
０６，１０７に出力さイまた最大メトリック値およｒ、
ｙ最小メトリック値は減算器１０８に叩ＪＪＤされ、そ
の減算出力は積分器１（）９に印加され積分される。積
分器１０９の積分出力は閾値回路１１０に印加され、積
分出力があら力）しめ定められた値を越えたときに識別
信号を出力する。
の一実施例を示すブロック図であろう端子１０１ζこ入
力された波１４号は号は移相器１０２を通してビタービ
復号器１０３の彼復号信号入力端子１０４に印加され６
゜端子１１３には信号された信号が出力される。最大・
最小メトリック選択器１０５にはビタービ復号器からと
り得る内部状態（υメトリックが入力される。Ｉ端子１
０６，１０７に出力さイまた最大メトリック値およｒ、
ｙ最小メトリック値は減算器１０８に叩ＪＪＤされ、そ
の減算出力は積分器１（）９に印加され積分される。積
分器１０９の積分出力は閾値回路１１０に印加され、積
分出力があら力）しめ定められた値を越えたときに識別
信号を出力する。
制御回路は、この、識別信号を入力として！′１１■記
移相器１０２の移相量制御Ｐｉｅ子１１２に１３号を供
給する。
移相器１０２の移相量制御Ｐｉｅ子１１２に１３号を供
給する。
なお、後述の例でも示すようにビダービ復号用の送信符
号は送信器へ順次人力さイ］、る各情報ビットに対し、
過去の複数個の情報ビットに依存し１こ複数個のビット
が出力ビットとして順次出力さｎ４°Ｃ構成される。こ
の複数個のビット０）１ス切りを示すための同期信号（
μ下車に語同期／１ｇ号と呼ぶ）が端子１１４に加えら
イ”Ｌ％移オ目４１０２を通しで端子１１５に出力さイ
１．ビタービ調号器１０３（こ１Ｌ合さイ１６゜第１四
の破線で囲まれた部分１０３はビタービ復号器の基本的
な構成を示すものである。端子１０４に印カロされた被
復号信号は枝メトリ、り演算器１３１に印加され、収り
得る枝毎にメトリ、り噛分が計算される。各校のメトリ
ック」・；９分を、メトリック記憶器１３４から読出さ
れた各状態のメＩ−ＩＪンク値に力日算器１３２により
刀■算する。枝選択器１３３は、加算器１３２から入力
される各校ｃ／）メｌ−ＩＪツク値から、各状態毎に大
きなメトリックを示す枝を選一（尺し、・宍択したメト
リックをメトリック記憶器１３４（こ供Ａ合するととも
に、同期回１１洛へ出力する。
号は送信器へ順次人力さイ］、る各情報ビットに対し、
過去の複数個の情報ビットに依存し１こ複数個のビット
が出力ビットとして順次出力さｎ４°Ｃ構成される。こ
の複数個のビット０）１ス切りを示すための同期信号（
μ下車に語同期／１ｇ号と呼ぶ）が端子１１４に加えら
イ”Ｌ％移オ目４１０２を通しで端子１１５に出力さイ
１．ビタービ調号器１０３（こ１Ｌ合さイ１６゜第１四
の破線で囲まれた部分１０３はビタービ復号器の基本的
な構成を示すものである。端子１０４に印カロされた被
復号信号は枝メトリ、り演算器１３１に印加され、収り
得る枝毎にメトリ、り噛分が計算される。各校のメトリ
ック」・；９分を、メトリック記憶器１３４から読出さ
れた各状態のメＩ−ＩＪンク値に力日算器１３２により
刀■算する。枝選択器１３３は、加算器１３２から入力
される各校ｃ／）メｌ−ＩＪツク値から、各状態毎に大
きなメトリックを示す枝を選一（尺し、・宍択したメト
リックをメトリック記憶器１３４（こ供Ａ合するととも
に、同期回１１洛へ出力する。
枝・１り択器１３３により選ばｎ、た枝はパスメモリー
３５により記憶さイ９１、収束した枝が端子１１３に出
力される。メトリ、り記憶器１３４（ＤＩＦ３芥ｔ、ｓ
、 メトリッ惟２１ｇ１（まビクービｉ′夏号器Ｑ〕
ための符号器の一列を示すブロン・り図であり、拘束長
３、符号化率１０畳込み′符号器を示す。端子２０１に
叩卯されたディジタル信号は、ｌ信号入力毎に順次シフ
トレジスタ２０２〜２（１４ｉこ蓄えられる。シフトレ
ジスタ２０２．２（１３，２０４の出力はルーの排他的
論理利回’ｂ”ｆｒ ２０５に印刀目され、その出力は
端子２０６に出力される。パ／フトレジスタ２０２，２
０４の出力は第２の排他的論理和回路２０７に印〕用さ
れ、その出力は端子２０８に出力さイする。端子２０６
，２０８の信号が畳込み符号となる。この畳込み符粉は
このまま２列のディジタル信号として伝送されることも
あり、また・采３図のプロ、り図に示す並列・直列変換
器３０３により直列信号に変ｉＱされて伝送さｎ、るこ
ともある。第２１図の端子２ｒ１６，２０８の信号はそ
ｎ、ぞれ呵３図の端子３０１ 、３０２に印加さｎ、並
列・１α列変換器３０３により直列信号に変換さイ９て
（・；Ｍ子３０４に出力される。
３５により記憶さイ９１、収束した枝が端子１１３に出
力される。メトリ、り記憶器１３４（ＤＩＦ３芥ｔ、ｓ
、 メトリッ惟２１ｇ１（まビクービｉ′夏号器Ｑ〕
ための符号器の一列を示すブロン・り図であり、拘束長
３、符号化率１０畳込み′符号器を示す。端子２０１に
叩卯されたディジタル信号は、ｌ信号入力毎に順次シフ
トレジスタ２０２〜２（１４ｉこ蓄えられる。シフトレ
ジスタ２０２．２（１３，２０４の出力はルーの排他的
論理利回’ｂ”ｆｒ ２０５に印刀目され、その出力は
端子２０６に出力される。パ／フトレジスタ２０２，２
０４の出力は第２の排他的論理和回路２０７に印〕用さ
れ、その出力は端子２０８に出力さイする。端子２０６
，２０８の信号が畳込み符号となる。この畳込み符粉は
このまま２列のディジタル信号として伝送されることも
あり、また・采３図のプロ、り図に示す並列・直列変換
器３０３により直列信号に変ｉＱされて伝送さｎ、るこ
ともある。第２１図の端子２ｒ１６，２０８の信号はそ
ｎ、ぞれ呵３図の端子３０１ 、３０２に印加さｎ、並
列・１α列変換器３０３により直列信号に変換さイ９て
（・；Ｍ子３０４に出力される。
第４図（ａ） 、 （ｂ） 、 （Ｃ）は直列信号とし
て伝送される場合の同期の様子を示す概念図である。同
図（ａ）は端子２０１に印カロされた信号であり、２Ｔ
毎（こＦｆシいディジタル信号が印加される。同図（ｂ
）は畳込み符号化をし、第３図の並列・直列変換器（こ
より直列信号に変換された端子３（）４の信号を示す。
て伝送される場合の同期の様子を示す概念図である。同
図（ａ）は端子２０１に印カロされた信号であり、２Ｔ
毎（こＦｆシいディジタル信号が印加される。同図（ｂ
）は畳込み符号化をし、第３図の並列・直列変換器（こ
より直列信号に変換された端子３（）４の信号を示す。
符号比率がｉのため、Ｔ毎にディジタル信号が出力され
る。受信側（こおいては、（ｂ）の信号を、正しく２Ｔ
毎に１語としてビタービ復号器に印加しなければならな
い。もし、同図（Ｃ）に示すように１語の区切りがＴだ
けずれると各語が（１’、 ２） 、 （２’、
３）・・・・・・となり、元の語（１＋ １）、（２，
２）・・・・・・とは異った語構成でビタービ復号を行
うため、正しい復号結果が得られなくなる。尚小２図瑞
子２０６．２０８の信号を並列伝送した楊什においても
、受信側において、（端子２ｏ６．端子２ｏ８）の対で
正しく受信さイ１、ず（端子２（１８，１７１Ｍ子２０
６）（／、、）ような対になると正しく復号されない。
る。受信側（こおいては、（ｂ）の信号を、正しく２Ｔ
毎に１語としてビタービ復号器に印加しなければならな
い。もし、同図（Ｃ）に示すように１語の区切りがＴだ
けずれると各語が（１’、 ２） 、 （２’、
３）・・・・・・となり、元の語（１＋ １）、（２，
２）・・・・・・とは異った語構成でビタービ復号を行
うため、正しい復号結果が得られなくなる。尚小２図瑞
子２０６．２０８の信号を並列伝送した楊什においても
、受信側において、（端子２ｏ６．端子２ｏ８）の対で
正しく受信さイ１、ず（端子２（１８，１７１Ｍ子２０
６）（／、、）ような対になると正しく復号されない。
さて、６１■子３０４（１）信号／バ鳴１図０） Ｉ／
ｉｉ４子１０１に印加され、同期を始める状態即ち虫４
１ス（Ｃ）の状態にあるとする。このとき、端子１０６
，１０７に現われる最大メトリックおよび最小メトリッ
クはそれぞイを鳴５図の非同期の区間のように変イヒす
る。
ｉｉ４子１０１に印加され、同期を始める状態即ち虫４
１ス（Ｃ）の状態にあるとする。このとき、端子１０６
，１０７に現われる最大メトリックおよび最小メトリッ
クはそれぞイを鳴５図の非同期の区間のように変イヒす
る。
最大メトリックと最小メトリック（１）差は小さい。
同期状＠（こなると、最大メトリックと最小メトリック
０）差は開いてくる。減算器１０８り出方にはこ〔υ最
大メトリックと最小メトリンクの差が現われる。・、ｄ
分謙（才、この差信号を積分し、細力）な変動成分を取
り除く。
０）差は開いてくる。減算器１０８り出方にはこ〔υ最
大メトリックと最小メトリンクの差が現われる。・、ｄ
分謙（才、この差信号を積分し、細力）な変動成分を取
り除く。
第６図（ａ） 、 （ｂ） 、 （Ｃ） 、 （ｄ）は
非同期、同期の状態を説明Ｔ６図である。前述の結集積
分器１０９の出方に（ま同図（ａ）に示すような信号が
現れる。積分器出力り初期値がｖｔｈより冒かったとす
ると非同期の状態では除々に積分出力は小さくなり、遂
（こは閾１直回路１１０の向１値ｖｔｈまで低下する。
非同期、同期の状態を説明Ｔ６図である。前述の結集積
分器１０９の出方に（ま同図（ａ）に示すような信号が
現れる。積分器出力り初期値がｖｔｈより冒かったとす
ると非同期の状態では除々に積分出力は小さくなり、遂
（こは閾１直回路１１０の向１値ｖｔｈまで低下する。
このとき、閾値回路１１０は同図（ｂ）（こ示す識別信
号を出力する。
号を出力する。
同図（Ｃ）は端子１０４に才；ける被復号信号を示す。
同図（ｄ）は畳込み符号化前のディジタル信号を承す。
同図１ｃ）の実線による区切り（ま復号器で想定してい
る１語の区切りを示し破線は１語をｔｊ４成するビット
の区切りを示す。非同期の区間では、同図（Ｃ）。
る１語の区切りを示し破線は１語をｔｊ４成するビット
の区切りを示す。非同期の区間では、同図（Ｃ）。
（ｄ）を比較すｎ、ば明らか（こ１語の区切りと符号化
前のディジタル信号の区切り／バずｎ、ている。同１ズ
１（ｂ）の識別信号が出力されろと、制飼１回路１１１
は移相器１０２に対して移相信号を発し、１０２の移相
器を変える。この結果、端子１０４の信号（・ま同図（
Ｃ）の（４，４’）以後に示すようにＩＫ切られ、同図
（ｄ）の（４）以後と同じ位置で１語の１ス切りが成さ
れ、正しい同期状態となる。積分器出力の初期値がｖｔ
ｈより低かったとすると、その時点で識別信号が出力さ
れ、正しい同期状態となって積分器出力が上昇する。
前のディジタル信号の区切り／バずｎ、ている。同１ズ
１（ｂ）の識別信号が出力されろと、制飼１回路１１１
は移相器１０２に対して移相信号を発し、１０２の移相
器を変える。この結果、端子１０４の信号（・ま同図（
Ｃ）の（４，４’）以後に示すようにＩＫ切られ、同図
（ｄ）の（４）以後と同じ位置で１語の１ス切りが成さ
れ、正しい同期状態となる。積分器出力の初期値がｖｔ
ｈより低かったとすると、その時点で識別信号が出力さ
れ、正しい同期状態となって積分器出力が上昇する。
第７図および第８図は移相器１０２の第１およ（ド第２
の実施例をそ眉、ぞれ示すブロック図であろう第７図で
は端子１０１の被復号信号が移相素子７０１を・市して
移相さイ１１、端子１０４に出力される。端子１１４０
語同朋信号（まそのまま端子１１５に出力され、被復号
信号と語同期信号の相対的な時間関係が調整される。第
８図では端子１０１の被復号信号はそのまま端子１０４
に出力され、端子１１４の語同期１Ｓ号が移相素子８０
１（こより−移相され端子１１５（こ出力される。
の実施例をそ眉、ぞれ示すブロック図であろう第７図で
は端子１０１の被復号信号が移相素子７０１を・市して
移相さイ１１、端子１０４に出力される。端子１１４０
語同朋信号（まそのまま端子１１５に出力され、被復号
信号と語同期信号の相対的な時間関係が調整される。第
８図では端子１０１の被復号信号はそのまま端子１０４
に出力され、端子１１４の語同期１Ｓ号が移相素子８０
１（こより−移相され端子１１５（こ出力される。
１メ上の説明は被復号信号が直列信号であると仮足して
仏めてきたが、ビタービ復号器が並列信号を入力するよ
うになっている場合がある。
仏めてきたが、ビタービ復号器が並列信号を入力するよ
うになっている場合がある。
４９図（まビタービ復号器への入力信号が並列である場
合の移相器の例を示すブロック図である。
合の移相器の例を示すブロック図である。
端子９０１，９０２の信号をスイッチ９０３，９０４に
より入れ換え可能にして端子９０６，９０７に出力する
ことにより等何曲な移相を行うことができる。
より入れ換え可能にして端子９０６，９０７に出力する
ことにより等何曲な移相を行うことができる。
スイッチの切換信号は端子９０５に印加される。
また上記の説明（ま符号化率１の畳込み符号化をした場
合をｆ＆ｌＪにとって説明したが、他の符号化率の場８
Ｑこ適用されるのはもちろんのこと符号化された信号が
相位用変調されて伝送され搬送波位相に不確定のある
場合（こも、畳込みイテ）二号（υ取り併る位相状純に
）Ｊｌｌえて搬送波位相０）取り得る状０■こついても
上記手順をとるこ乏により同期できることはいうまでも
ない。
合をｆ＆ｌＪにとって説明したが、他の符号化率の場８
Ｑこ適用されるのはもちろんのこと符号化された信号が
相位用変調されて伝送され搬送波位相に不確定のある
場合（こも、畳込みイテ）二号（υ取り併る位相状純に
）Ｊｌｌえて搬送波位相０）取り得る状０■こついても
上記手順をとるこ乏により同期できることはいうまでも
ない。
以上詳細に説明したように、不発明によるビタービ復号
器の回器回路は外と１９システム７′Ｉ）らの同期信号
を使わずにビタービ復号’Ａｍｆ自体で、１ｔ１同期を
可能にするものである。
器の回器回路は外と１９システム７′Ｉ）らの同期信号
を使わずにビタービ復号’Ａｍｆ自体で、１ｔ１同期を
可能にするものである。
第１図は本発明による同ｊυ１回路およびこ？″１．を
付加したビクービ復号器の一実施例を示すブロック図、
第２図は畳込み符号器の一例を示すブロック図、第３図
は並列・直列変換器を示すブロック図、第４図（ａ）
、 （ｂ） 、 （Ｃ）は畳込み符号器Ｑ）入出力信号
を説明するための概念図、・“■５１図（ば最大メｌ−
ＩＩツクと最小メトリックの時間変化を説明するための
概念図、第６図（ａ） 、 （ｂ） 、 （Ｃ） 、
（ｄ）はｉｆ図１コおけう各部の信号を説明するための
概念図、１６７〜９図は移相器の例をそイ１．ぞれ示す
プロ、り図である。 図中１０２Ｃ才移用器少、１０５は最大・最小メトリ、
り顆沢器を、１０６，１０７ｉｊそゎぞれ最大メトリッ
ク、最小メトリックク）出方端子％、１０８Ｇま減算器
を、１０９は積分器を、１１０は閾値回路を、１１１は
制（財）回・１６を、１１２（才移相［汁制ｆｉｌｌ］
端子°を表す。 写２ 口 埠３ 図 窮’を口 響 ５ 図 （Ｃ） ３°２゛３４４゛５．５′６１６′７１７
′８′θ゛（ｄ） ＋ ２ ３
４ ５ ６ ７ Ｂ笑 乙 図 ４ 〕２ □□□−７ｐ ′４ □−ど′ ０４ １５ ？Ｏ乙
付加したビクービ復号器の一実施例を示すブロック図、
第２図は畳込み符号器の一例を示すブロック図、第３図
は並列・直列変換器を示すブロック図、第４図（ａ）
、 （ｂ） 、 （Ｃ）は畳込み符号器Ｑ）入出力信号
を説明するための概念図、・“■５１図（ば最大メｌ−
ＩＩツクと最小メトリックの時間変化を説明するための
概念図、第６図（ａ） 、 （ｂ） 、 （Ｃ） 、
（ｄ）はｉｆ図１コおけう各部の信号を説明するための
概念図、１６７〜９図は移相器の例をそイ１．ぞれ示す
プロ、り図である。 図中１０２Ｃ才移用器少、１０５は最大・最小メトリ、
り顆沢器を、１０６，１０７ｉｊそゎぞれ最大メトリッ
ク、最小メトリックク）出方端子％、１０８Ｇま減算器
を、１０９は積分器を、１１０は閾値回路を、１１１は
制（財）回・１６を、１１２（才移相［汁制ｆｉｌｌ］
端子°を表す。 写２ 口 埠３ 図 窮’を口 響 ５ 図 （Ｃ） ３°２゛３４４゛５．５′６１６′７１７
′８′θ゛（ｄ） ＋ ２ ３
４ ５ ６ ７ Ｂ笑 乙 図 ４ 〕２ □□□−７ｐ ′４ □−ど′ ０４ １５ ？Ｏ乙
Claims (1)
- 【特許請求の範囲】 波復号信号入力端子冴、ｒす号信号出力端子と。 収り得ル内部状態（１）メｌ−ＩＪツクの出力塙子をも
つビタービ１ｑ号器において、移相制御信号入力端子を
もつ１４相器と、前記各内部状態のメトＩＩツクを人力
としてその最大値と最小値を出力す６最大・最小メトリ
ックｉ′１沢にと、前記最大メトリックと最小メトリッ
クを二つの入力信号とｉＪ−る減算器と、この減算器の
出力１ｇ号を人力とする積分器と、この積分器出力があ
ら力）しめ定められた値を越えたときに識別信号を出す
閾値回路と、この識別信号により前記移相器に移相量制
御信号を供給する制御１１回路と力）ら成り、被復号づ
ｇ＠を前記移相器の人カイぎ号とし、修イ目器の出力４
ｇ号を前記ビターヒ復号器の入力信号としたことを特徴
とＴるビタービｉ、４４号器の同期回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57120941A JPS5912647A (ja) | 1982-07-12 | 1982-07-12 | ビタ−ビ復号器の同期回路 |
| US06/511,503 US4578800A (en) | 1982-07-12 | 1983-07-06 | Synchronization circuit for a Viterbi decoder |
| GB08318595A GB2123654B (en) | 1982-07-12 | 1983-07-08 | Synchronization circuit for a viterbi decoder |
| FR838311534A FR2530096B1 (fr) | 1982-07-12 | 1983-07-11 | Circuit de synchronisation pour decodeur viterbi |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57120941A JPS5912647A (ja) | 1982-07-12 | 1982-07-12 | ビタ−ビ復号器の同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5912647A true JPS5912647A (ja) | 1984-01-23 |
| JPH0123972B2 JPH0123972B2 (ja) | 1989-05-09 |
Family
ID=14798753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57120941A Granted JPS5912647A (ja) | 1982-07-12 | 1982-07-12 | ビタ−ビ復号器の同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5912647A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62213322A (ja) * | 1986-03-13 | 1987-09-19 | Nec Corp | ビタビ復号器を有する受信機の動作状態監視方法 |
| JPH02168753A (ja) * | 1988-05-24 | 1990-06-28 | Nec Corp | 誤り訂正装置における同期検出方法およびその装置並びに該装置を用いる同期方法 |
-
1982
- 1982-07-12 JP JP57120941A patent/JPS5912647A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62213322A (ja) * | 1986-03-13 | 1987-09-19 | Nec Corp | ビタビ復号器を有する受信機の動作状態監視方法 |
| JPH02168753A (ja) * | 1988-05-24 | 1990-06-28 | Nec Corp | 誤り訂正装置における同期検出方法およびその装置並びに該装置を用いる同期方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0123972B2 (ja) | 1989-05-09 |
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